Added spice testbench to techlibs/cmos
[yosys.git] / techlibs / cmos / cmos_cells.sp
1
2 .SUBCKT NOT A Y
3 M1 Y A Vdd Vdd cmosp L=1u W=10u
4 M2 Y A Vss Vss cmosn L=1u W=10u
5 .ENDS NOT
6
7 .SUBCKT NAND A B Y
8 M1 Y A Vdd Vdd cmosp L=1u W=10u
9 M2 Y B Vdd Vdd cmosp L=1u W=10u
10 M3 Y A M34 Vss cmosn L=1u W=10u
11 M4 M34 B Vss Vss cmosn L=1u W=10u
12 .ENDS NAND
13
14 .SUBCKT NOR A B Y
15 M1 Y A M12 Vdd cmosp L=1u W=10u
16 M2 M12 B Vdd Vdd cmosp L=1u W=10u
17 M3 Y A Vss Vss cmosn L=1u W=10u
18 M4 Y B Vss Vss cmosn L=1u W=10u
19 .ENDS NOR
20
21 .SUBCKT DLATCH E D Q
22 X1 D E S NAND
23 X2 nD E R NAND
24 X3 S nQ Q NAND
25 X4 Q R nQ NAND
26 X5 D nD NOT
27 .ENDS DLATCH
28
29 .SUBCKT DFF C D Q
30 X1 nC D t DLATCH
31 X2 C t Q DLATCH
32 X3 C nC NOT
33 .ENDS DFF
34