techlibs/xilinx/abc.box

   1 # Max delays from https://github.com/SymbiFlow/prjxray-db/blob/34ea6eb08a63d21ec16264ad37a0a7b142ff6031/artix7/timings/CLBLL_L.sdf
   2
   3 # F7BMUX slower than F7AMUX
   4 # Inputs: I0 I1 S0
   5 # Outputs: O
   6 F7BMUX 1 0 3 1
   7 217 223 296
   8
   9 # Inputs: I0 I1 S0
  10 # Outputs: O
  11 MUXF8 2 0 3 1
  12 104 94 273
  13
  14 # CARRY4 + CARRY4_[ABCD]X
  15 # Inputs: CI CYINIT DI0 DI1 DI2 DI3 S0 S1 S2 S3
  16 # Outputs: CO0 CO1 CO2 CO3 O0 O1 O2 O3
  17 CARRY4 3 0 10 8
  18 271 536 379 -   -   -   340 -   -   -
  19 157 494 465 445 -   -   433 469 -   -
  20 228 592 540 520 356 -   512 548 292 -
  21 114 580 526 507 398 385 508 528 378 380
  22 222 482 -   -   -   -   223 -   -   -
  23 334 598 407 -   -   -   400 205 -   -
  24 239 584 556 537 -   -   523 558 226 -
  25 313 642 615 596 438 -   582 618 330 227
  26
  27 # SLICEM/A6LUT
  28 # Inputs: A0 A1 A2 A3 A4 A5 D DPRA0 DPRA1 DPRA2 DPRA3 DPRA4 DPRA5 WCLK WE
  29 # Outputs: DPO SPO
  30 RAM64X1D 4 0 15 2
  31 -   -   -   -   -   -   - 124 124 124 124 124 124 - -
  32 124 124 124 124 124 124 - -   -   -   -   -   124 - -
  33
  34 # SLICEM/A6LUT + F7[AB]MUX
  35 # Inputs: A0 A1 A2 A3 A4 A5 A6 D DPRA0 DPRA1 DPRA2 DPRA3 DPRA4 DPRA5 DPRA6 WCLK WE
  36 # Outputs: DPO SPO
  37 RAM128X1D 5 0 17 2
  38 -   -   -   -   -   -   -   - 314 314 314 314 314 314 292 - -
  39 347 347 347 347 347 347 296 - -   -   -   -   -   -   -   - -