techlibs/xilinx/drams_map.v

   1
   2 module \$__XILINX_RAM64X1D (CLK1, A1ADDR, A1DATA, B1ADDR, B1DATA, B1EN);
   3         parameter [63:0] INIT = 64'bx;
   4         parameter CLKPOL2 = 1;
   5         input CLK1;
   6
   7         input [5:0] A1ADDR;
   8         output A1DATA;
   9
  10         input [5:0] B1ADDR;
  11         input B1DATA;
  12         input B1EN;
  13
  14         RAM64X1D #(
  15                 .INIT(INIT),
  16                 .IS_WCLK_INVERTED(!CLKPOL2)
  17         ) _TECHMAP_REPLACE_ (
  18                 .DPRA0(A1ADDR[0]),
  19                 .DPRA1(A1ADDR[1]),
  20                 .DPRA2(A1ADDR[2]),
  21                 .DPRA3(A1ADDR[3]),
  22                 .DPRA4(A1ADDR[4]),
  23                 .DPRA5(A1ADDR[5]),
  24                 .DPO(A1DATA),
  25
  26                 .A0(B1ADDR[0]),
  27                 .A1(B1ADDR[1]),
  28                 .A2(B1ADDR[2]),
  29                 .A3(B1ADDR[3]),
  30                 .A4(B1ADDR[4]),
  31                 .A5(B1ADDR[5]),
  32                 .D(B1DATA),
  33                 .WCLK(CLK1),
  34                 .WE(B1EN)
  35         );
  36 endmodule
  37
  38 module \$__XILINX_RAM128X1D (CLK1, A1ADDR, A1DATA, B1ADDR, B1DATA, B1EN);
  39         parameter [127:0] INIT = 128'bx;
  40         parameter CLKPOL2 = 1;
  41         input CLK1;
  42
  43         input [6:0] A1ADDR;
  44         output A1DATA;
  45
  46         input [6:0] B1ADDR;
  47         input B1DATA;
  48         input B1EN;
  49
  50         RAM128X1D #(
  51                 .INIT(INIT),
  52                 .IS_WCLK_INVERTED(!CLKPOL2)
  53         ) _TECHMAP_REPLACE_ (
  54                 .DPRA(A1ADDR),
  55                 .DPO(A1DATA),
  56
  57                 .A(B1ADDR),
  58                 .D(B1DATA),
  59                 .WCLK(CLK1),
  60                 .WE(B1EN)
  61         );
  62 endmodule
  63