techlibs/xilinx/drams_map.v

   1
   2 module \$__XILINX_RAM32X1D (CLK1, A1ADDR, A1DATA, B1ADDR, B1DATA, B1EN);
   3         parameter [31:0] INIT = 32'bx;
   4         parameter CLKPOL2 = 1;
   5         input CLK1;
   6
   7         input [4:0] A1ADDR;
   8         output A1DATA;
   9
  10         input [4:0] B1ADDR;
  11         input B1DATA;
  12         input B1EN;
  13
  14         RAM32X1D #(
  15                 .INIT(INIT),
  16                 .IS_WCLK_INVERTED(!CLKPOL2)
  17         ) _TECHMAP_REPLACE_ (
  18                 .DPRA0(A1ADDR[0]),
  19                 .DPRA1(A1ADDR[1]),
  20                 .DPRA2(A1ADDR[2]),
  21                 .DPRA3(A1ADDR[3]),
  22                 .DPRA4(A1ADDR[4]),
  23                 .DPO(A1DATA),
  24
  25                 .A0(B1ADDR[0]),
  26                 .A1(B1ADDR[1]),
  27                 .A2(B1ADDR[2]),
  28                 .A3(B1ADDR[3]),
  29                 .A4(B1ADDR[4]),
  30                 .D(B1DATA),
  31                 .WCLK(CLK1),
  32                 .WE(B1EN)
  33         );
  34 endmodule
  35
  36 module \$__XILINX_RAM64X1D (CLK1, A1ADDR, A1DATA, B1ADDR, B1DATA, B1EN);
  37         parameter [63:0] INIT = 64'bx;
  38         parameter CLKPOL2 = 1;
  39         input CLK1;
  40
  41         input [5:0] A1ADDR;
  42         output A1DATA;
  43
  44         input [5:0] B1ADDR;
  45         input B1DATA;
  46         input B1EN;
  47
  48         RAM64X1D #(
  49                 .INIT(INIT),
  50                 .IS_WCLK_INVERTED(!CLKPOL2)
  51         ) _TECHMAP_REPLACE_ (
  52                 .DPRA0(A1ADDR[0]),
  53                 .DPRA1(A1ADDR[1]),
  54                 .DPRA2(A1ADDR[2]),
  55                 .DPRA3(A1ADDR[3]),
  56                 .DPRA4(A1ADDR[4]),
  57                 .DPRA5(A1ADDR[5]),
  58                 .DPO(A1DATA),
  59
  60                 .A0(B1ADDR[0]),
  61                 .A1(B1ADDR[1]),
  62                 .A2(B1ADDR[2]),
  63                 .A3(B1ADDR[3]),
  64                 .A4(B1ADDR[4]),
  65                 .A5(B1ADDR[5]),
  66                 .D(B1DATA),
  67                 .WCLK(CLK1),
  68                 .WE(B1EN)
  69         );
  70 endmodule
  71
  72 module \$__XILINX_RAM128X1D (CLK1, A1ADDR, A1DATA, B1ADDR, B1DATA, B1EN);
  73         parameter [127:0] INIT = 128'bx;
  74         parameter CLKPOL2 = 1;
  75         input CLK1;
  76
  77         input [6:0] A1ADDR;
  78         output A1DATA;
  79
  80         input [6:0] B1ADDR;
  81         input B1DATA;
  82         input B1EN;
  83
  84         RAM128X1D #(
  85                 .INIT(INIT),
  86                 .IS_WCLK_INVERTED(!CLKPOL2)
  87         ) _TECHMAP_REPLACE_ (
  88                 .DPRA(A1ADDR),
  89                 .DPO(A1DATA),
  90
  91                 .A(B1ADDR),
  92                 .D(B1DATA),
  93                 .WCLK(CLK1),
  94                 .WE(B1EN)
  95         );
  96 endmodule
  97