2 module \$__XILINX_RAM32X1D (CLK1, A1ADDR, A1DATA, B1ADDR, B1DATA, B1EN);
3 parameter [31:0] INIT = 32'bx;
16 .IS_WCLK_INVERTED(!CLKPOL2)
36 module \$__XILINX_RAM64X1D (CLK1, A1ADDR, A1DATA, B1ADDR, B1DATA, B1EN);
37 parameter [63:0] INIT = 64'bx;
38 parameter CLKPOL2 = 1;
50 .IS_WCLK_INVERTED(!CLKPOL2)
72 module \$__XILINX_RAM128X1D (CLK1, A1ADDR, A1DATA, B1ADDR, B1DATA, B1EN);
73 parameter [127:0] INIT = 128'bx;
74 parameter CLKPOL2 = 1;
86 .IS_WCLK_INVERTED(!CLKPOL2)