1 // Created by cells_xtra.py from Xilinx models
4 parameter integer ARB_NUM_TIME_SLOTS = 12;
5 parameter [17:0] ARB_TIME_SLOT_0 = 18'b111111111111111111;
6 parameter [17:0] ARB_TIME_SLOT_1 = 18'b111111111111111111;
7 parameter [17:0] ARB_TIME_SLOT_10 = 18'b111111111111111111;
8 parameter [17:0] ARB_TIME_SLOT_11 = 18'b111111111111111111;
9 parameter [17:0] ARB_TIME_SLOT_2 = 18'b111111111111111111;
10 parameter [17:0] ARB_TIME_SLOT_3 = 18'b111111111111111111;
11 parameter [17:0] ARB_TIME_SLOT_4 = 18'b111111111111111111;
12 parameter [17:0] ARB_TIME_SLOT_5 = 18'b111111111111111111;
13 parameter [17:0] ARB_TIME_SLOT_6 = 18'b111111111111111111;
14 parameter [17:0] ARB_TIME_SLOT_7 = 18'b111111111111111111;
15 parameter [17:0] ARB_TIME_SLOT_8 = 18'b111111111111111111;
16 parameter [17:0] ARB_TIME_SLOT_9 = 18'b111111111111111111;
17 parameter [2:0] CAL_BA = 3'h0;
18 parameter CAL_BYPASS = "YES";
19 parameter [11:0] CAL_CA = 12'h000;
20 parameter CAL_CALIBRATION_MODE = "NOCALIBRATION";
21 parameter integer CAL_CLK_DIV = 1;
22 parameter CAL_DELAY = "QUARTER";
23 parameter [14:0] CAL_RA = 15'h0000;
24 parameter MEM_ADDR_ORDER = "BANK_ROW_COLUMN";
25 parameter integer MEM_BA_SIZE = 3;
26 parameter integer MEM_BURST_LEN = 8;
27 parameter integer MEM_CAS_LATENCY = 4;
28 parameter integer MEM_CA_SIZE = 11;
29 parameter MEM_DDR1_2_ODS = "FULL";
30 parameter MEM_DDR2_3_HIGH_TEMP_SR = "NORMAL";
31 parameter MEM_DDR2_3_PA_SR = "FULL";
32 parameter integer MEM_DDR2_ADD_LATENCY = 0;
33 parameter MEM_DDR2_DIFF_DQS_EN = "YES";
34 parameter MEM_DDR2_RTT = "50OHMS";
35 parameter integer MEM_DDR2_WRT_RECOVERY = 4;
36 parameter MEM_DDR3_ADD_LATENCY = "OFF";
37 parameter MEM_DDR3_AUTO_SR = "ENABLED";
38 parameter integer MEM_DDR3_CAS_LATENCY = 7;
39 parameter integer MEM_DDR3_CAS_WR_LATENCY = 5;
40 parameter MEM_DDR3_DYN_WRT_ODT = "OFF";
41 parameter MEM_DDR3_ODS = "DIV7";
42 parameter MEM_DDR3_RTT = "DIV2";
43 parameter integer MEM_DDR3_WRT_RECOVERY = 7;
44 parameter MEM_MDDR_ODS = "FULL";
45 parameter MEM_MOBILE_PA_SR = "FULL";
46 parameter integer MEM_MOBILE_TC_SR = 0;
47 parameter integer MEM_RAS_VAL = 0;
48 parameter integer MEM_RA_SIZE = 13;
49 parameter integer MEM_RCD_VAL = 1;
50 parameter integer MEM_REFI_VAL = 0;
51 parameter integer MEM_RFC_VAL = 0;
52 parameter integer MEM_RP_VAL = 0;
53 parameter integer MEM_RTP_VAL = 0;
54 parameter MEM_TYPE = "DDR3";
55 parameter integer MEM_WIDTH = 4;
56 parameter integer MEM_WR_VAL = 0;
57 parameter integer MEM_WTR_VAL = 3;
58 parameter PORT_CONFIG = "B32_B32_B32_B32";
65 output IOIDRPBROADCAST;
124 output SELFREFRESHMODE;
138 output [31:0] P0RDDATA;
139 output [31:0] P1RDDATA;
140 output [31:0] P2RDDATA;
141 output [31:0] P3RDDATA;
142 output [31:0] P4RDDATA;
143 output [31:0] P5RDDATA;
144 output [31:0] STATUS;
145 output [4:0] IOIDRPADDR;
146 output [6:0] P0RDCOUNT;
147 output [6:0] P0WRCOUNT;
148 output [6:0] P1RDCOUNT;
149 output [6:0] P1WRCOUNT;
150 output [6:0] P2COUNT;
151 output [6:0] P3COUNT;
152 output [6:0] P4COUNT;
153 output [6:0] P5COUNT;
194 input SELFREFRESHENTER;
217 input [11:0] P0CMDCA;
218 input [11:0] P1CMDCA;
219 input [11:0] P2CMDCA;
220 input [11:0] P3CMDCA;
221 input [11:0] P4CMDCA;
222 input [11:0] P5CMDCA;
223 input [14:0] P0CMDRA;
224 input [14:0] P1CMDRA;
225 input [14:0] P2CMDRA;
226 input [14:0] P3CMDRA;
227 input [14:0] P4CMDRA;
228 input [14:0] P5CMDRA;
233 input [2:0] P0CMDINSTR;
235 input [2:0] P1CMDINSTR;
237 input [2:0] P2CMDINSTR;
239 input [2:0] P3CMDINSTR;
241 input [2:0] P4CMDINSTR;
243 input [2:0] P5CMDINSTR;
244 input [31:0] P0WRDATA;
245 input [31:0] P1WRDATA;
246 input [31:0] P2WRDATA;
247 input [31:0] P3WRDATA;
248 input [31:0] P4WRDATA;
249 input [31:0] P5WRDATA;
250 input [3:0] P0RWRMASK;
251 input [3:0] P1RWRMASK;
252 input [3:0] P2WRMASK;
253 input [3:0] P3WRMASK;
254 input [3:0] P4WRMASK;
255 input [3:0] P5WRMASK;
256 input [3:0] UIDQCOUNT;
266 module PCIE_A1 (...);
267 parameter [31:0] BAR0 = 32'h00000000;
268 parameter [31:0] BAR1 = 32'h00000000;
269 parameter [31:0] BAR2 = 32'h00000000;
270 parameter [31:0] BAR3 = 32'h00000000;
271 parameter [31:0] BAR4 = 32'h00000000;
272 parameter [31:0] BAR5 = 32'h00000000;
273 parameter [31:0] CARDBUS_CIS_POINTER = 32'h00000000;
274 parameter [23:0] CLASS_CODE = 24'h000000;
275 parameter integer DEV_CAP_ENDPOINT_L0S_LATENCY = 7;
276 parameter integer DEV_CAP_ENDPOINT_L1_LATENCY = 7;
277 parameter DEV_CAP_EXT_TAG_SUPPORTED = "FALSE";
278 parameter integer DEV_CAP_MAX_PAYLOAD_SUPPORTED = 2;
279 parameter integer DEV_CAP_PHANTOM_FUNCTIONS_SUPPORT = 0;
280 parameter DEV_CAP_ROLE_BASED_ERROR = "TRUE";
281 parameter DISABLE_BAR_FILTERING = "FALSE";
282 parameter DISABLE_ID_CHECK = "FALSE";
283 parameter DISABLE_SCRAMBLING = "FALSE";
284 parameter ENABLE_RX_TD_ECRC_TRIM = "FALSE";
285 parameter [21:0] EXPANSION_ROM = 22'h000000;
286 parameter FAST_TRAIN = "FALSE";
287 parameter integer GTP_SEL = 0;
288 parameter integer LINK_CAP_ASPM_SUPPORT = 1;
289 parameter integer LINK_CAP_L0S_EXIT_LATENCY = 7;
290 parameter integer LINK_CAP_L1_EXIT_LATENCY = 7;
291 parameter LINK_STATUS_SLOT_CLOCK_CONFIG = "FALSE";
292 parameter [14:0] LL_ACK_TIMEOUT = 15'h0204;
293 parameter LL_ACK_TIMEOUT_EN = "FALSE";
294 parameter [14:0] LL_REPLAY_TIMEOUT = 15'h060D;
295 parameter LL_REPLAY_TIMEOUT_EN = "FALSE";
296 parameter integer MSI_CAP_MULTIMSGCAP = 0;
297 parameter integer MSI_CAP_MULTIMSG_EXTENSION = 0;
298 parameter [3:0] PCIE_CAP_CAPABILITY_VERSION = 4'h1;
299 parameter [3:0] PCIE_CAP_DEVICE_PORT_TYPE = 4'h0;
300 parameter [4:0] PCIE_CAP_INT_MSG_NUM = 5'b00000;
301 parameter PCIE_CAP_SLOT_IMPLEMENTED = "FALSE";
302 parameter [11:0] PCIE_GENERIC = 12'h000;
303 parameter PLM_AUTO_CONFIG = "FALSE";
304 parameter integer PM_CAP_AUXCURRENT = 0;
305 parameter PM_CAP_D1SUPPORT = "TRUE";
306 parameter PM_CAP_D2SUPPORT = "TRUE";
307 parameter PM_CAP_DSI = "FALSE";
308 parameter [4:0] PM_CAP_PMESUPPORT = 5'b01111;
309 parameter PM_CAP_PME_CLOCK = "FALSE";
310 parameter integer PM_CAP_VERSION = 3;
311 parameter [7:0] PM_DATA0 = 8'h1E;
312 parameter [7:0] PM_DATA1 = 8'h1E;
313 parameter [7:0] PM_DATA2 = 8'h1E;
314 parameter [7:0] PM_DATA3 = 8'h1E;
315 parameter [7:0] PM_DATA4 = 8'h1E;
316 parameter [7:0] PM_DATA5 = 8'h1E;
317 parameter [7:0] PM_DATA6 = 8'h1E;
318 parameter [7:0] PM_DATA7 = 8'h1E;
319 parameter [1:0] PM_DATA_SCALE0 = 2'b01;
320 parameter [1:0] PM_DATA_SCALE1 = 2'b01;
321 parameter [1:0] PM_DATA_SCALE2 = 2'b01;
322 parameter [1:0] PM_DATA_SCALE3 = 2'b01;
323 parameter [1:0] PM_DATA_SCALE4 = 2'b01;
324 parameter [1:0] PM_DATA_SCALE5 = 2'b01;
325 parameter [1:0] PM_DATA_SCALE6 = 2'b01;
326 parameter [1:0] PM_DATA_SCALE7 = 2'b01;
327 parameter SIM_VERSION = "1.0";
328 parameter SLOT_CAP_ATT_BUTTON_PRESENT = "FALSE";
329 parameter SLOT_CAP_ATT_INDICATOR_PRESENT = "FALSE";
330 parameter SLOT_CAP_POWER_INDICATOR_PRESENT = "FALSE";
331 parameter integer TL_RX_RAM_RADDR_LATENCY = 1;
332 parameter integer TL_RX_RAM_RDATA_LATENCY = 2;
333 parameter integer TL_RX_RAM_WRITE_LATENCY = 0;
334 parameter TL_TFC_DISABLE = "FALSE";
335 parameter TL_TX_CHECKS_DISABLE = "FALSE";
336 parameter integer TL_TX_RAM_RADDR_LATENCY = 0;
337 parameter integer TL_TX_RAM_RDATA_LATENCY = 2;
338 parameter USR_CFG = "FALSE";
339 parameter USR_EXT_CFG = "FALSE";
340 parameter VC0_CPL_INFINITE = "TRUE";
341 parameter [11:0] VC0_RX_RAM_LIMIT = 12'h01E;
342 parameter integer VC0_TOTAL_CREDITS_CD = 104;
343 parameter integer VC0_TOTAL_CREDITS_CH = 36;
344 parameter integer VC0_TOTAL_CREDITS_NPH = 8;
345 parameter integer VC0_TOTAL_CREDITS_PD = 288;
346 parameter integer VC0_TOTAL_CREDITS_PH = 32;
347 parameter integer VC0_TX_LASTPACKET = 31;
348 output CFGCOMMANDBUSMASTERENABLE;
349 output CFGCOMMANDINTERRUPTDISABLE;
350 output CFGCOMMANDIOENABLE;
351 output CFGCOMMANDMEMENABLE;
352 output CFGCOMMANDSERREN;
353 output CFGDEVCONTROLAUXPOWEREN;
354 output CFGDEVCONTROLCORRERRREPORTINGEN;
355 output CFGDEVCONTROLENABLERO;
356 output CFGDEVCONTROLEXTTAGEN;
357 output CFGDEVCONTROLFATALERRREPORTINGEN;
358 output CFGDEVCONTROLNONFATALREPORTINGEN;
359 output CFGDEVCONTROLNOSNOOPEN;
360 output CFGDEVCONTROLPHANTOMEN;
361 output CFGDEVCONTROLURERRREPORTINGEN;
362 output CFGDEVSTATUSCORRERRDETECTED;
363 output CFGDEVSTATUSFATALERRDETECTED;
364 output CFGDEVSTATUSNONFATALERRDETECTED;
365 output CFGDEVSTATUSURDETECTED;
366 output CFGERRCPLRDYN;
367 output CFGINTERRUPTMSIENABLE;
368 output CFGINTERRUPTRDYN;
369 output CFGLINKCONTOLRCB;
370 output CFGLINKCONTROLCOMMONCLOCK;
371 output CFGLINKCONTROLEXTENDEDSYNC;
373 output CFGTOTURNOFFN;
374 output DBGBADDLLPSTATUS;
375 output DBGBADTLPLCRC;
376 output DBGBADTLPSEQNUM;
377 output DBGBADTLPSTATUS;
378 output DBGDLPROTOCOLSTATUS;
379 output DBGFCPROTOCOLERRSTATUS;
380 output DBGMLFRMDLENGTH;
382 output DBGMLFRMDTCVC;
383 output DBGMLFRMDTLPSTATUS;
384 output DBGMLFRMDUNRECTYPE;
385 output DBGPOISTLPSTATUS;
386 output DBGRCVROVERFLOWSTATUS;
387 output DBGREGDETECTEDCORRECTABLE;
388 output DBGREGDETECTEDFATAL;
389 output DBGREGDETECTEDNONFATAL;
390 output DBGREGDETECTEDUNSUPPORTED;
391 output DBGRPLYROLLOVERSTATUS;
392 output DBGRPLYTIMEOUTSTATUS;
393 output DBGURNOBARHIT;
394 output DBGURPOISCFGWR;
396 output DBGURUNSUPMSG;
401 output PIPEGTTXELECIDLEA;
402 output PIPEGTTXELECIDLEB;
403 output PIPERXPOLARITYA;
404 output PIPERXPOLARITYB;
407 output PIPETXRCVRDETA;
408 output PIPETXRCVRDETB;
409 output RECEIVEDHOTRESET;
420 output [11:0] MIMRXRADDR;
421 output [11:0] MIMRXWADDR;
422 output [11:0] MIMTXRADDR;
423 output [11:0] MIMTXWADDR;
424 output [11:0] TRNFCCPLD;
425 output [11:0] TRNFCNPD;
426 output [11:0] TRNFCPD;
427 output [15:0] PIPETXDATAA;
428 output [15:0] PIPETXDATAB;
429 output [1:0] CFGLINKCONTROLASPMCONTROL;
430 output [1:0] PIPEGTPOWERDOWNA;
431 output [1:0] PIPEGTPOWERDOWNB;
432 output [1:0] PIPETXCHARDISPMODEA;
433 output [1:0] PIPETXCHARDISPMODEB;
434 output [1:0] PIPETXCHARDISPVALA;
435 output [1:0] PIPETXCHARDISPVALB;
436 output [1:0] PIPETXCHARISKA;
437 output [1:0] PIPETXCHARISKB;
438 output [2:0] CFGDEVCONTROLMAXPAYLOAD;
439 output [2:0] CFGDEVCONTROLMAXREADREQ;
440 output [2:0] CFGFUNCTIONNUMBER;
441 output [2:0] CFGINTERRUPTMMENABLE;
442 output [2:0] CFGPCIELINKSTATEN;
445 output [34:0] MIMRXWDATA;
446 output [35:0] MIMTXWDATA;
447 output [4:0] CFGDEVICENUMBER;
448 output [4:0] CFGLTSSMSTATE;
449 output [5:0] TRNTBUFAV;
450 output [6:0] TRNRBARHITN;
451 output [7:0] CFGBUSNUMBER;
452 output [7:0] CFGINTERRUPTDO;
453 output [7:0] TRNFCCPLH;
454 output [7:0] TRNFCNPH;
455 output [7:0] TRNFCPH;
457 input CFGERRCPLABORTN;
458 input CFGERRCPLTIMEOUTN;
463 input CFGINTERRUPTASSERTN;
467 input CFGTRNPENDINGN;
471 input PIPEGTRESETDONEA;
472 input PIPEGTRESETDONEB;
473 input PIPEPHYSTATUSA;
474 input PIPEPHYSTATUSB;
475 input PIPERXENTERELECIDLEA;
476 input PIPERXENTERELECIDLEB;
488 input [15:0] CFGDEVID;
489 input [15:0] CFGSUBSYSID;
490 input [15:0] CFGSUBSYSVENID;
491 input [15:0] CFGVENID;
492 input [15:0] PIPERXDATAA;
493 input [15:0] PIPERXDATAB;
494 input [1:0] PIPERXCHARISKA;
495 input [1:0] PIPERXCHARISKB;
496 input [2:0] PIPERXSTATUSA;
497 input [2:0] PIPERXSTATUSB;
498 input [2:0] TRNFCSEL;
500 input [34:0] MIMRXRDATA;
501 input [35:0] MIMTXRDATA;
502 input [47:0] CFGERRTLPCPLHEADER;
504 input [7:0] CFGINTERRUPTDI;
505 input [7:0] CFGREVID;
506 input [9:0] CFGDWADDR;
509 module DSP48A1 (...);
510 parameter integer A0REG = 0;
511 parameter integer A1REG = 1;
512 parameter integer B0REG = 0;
513 parameter integer B1REG = 1;
514 parameter integer CARRYINREG = 1;
515 parameter integer CARRYOUTREG = 1;
516 parameter CARRYINSEL = "OPMODE5";
517 parameter integer CREG = 1;
518 parameter integer DREG = 1;
519 parameter integer MREG = 1;
520 parameter integer OPMODEREG = 1;
521 parameter integer PREG = 1;
522 parameter RSTTYPE = "SYNC";
557 parameter CE_TYPE = "SYNC";
558 parameter [0:0] IS_CE_INVERTED = 1'b0;
559 parameter [0:0] IS_I_INVERTED = 1'b0;
566 module BUFGCE_1 (...);
573 module BUFGMUX (...);
574 parameter CLK_SEL_TYPE = "SYNC";
582 module BUFGMUX_1 (...);
583 parameter CLK_SEL_TYPE = "SYNC";
598 parameter DIVIDE_BYPASS = "TRUE";
599 parameter integer DIVIDE = 1;
600 parameter I_INVERT = "FALSE";
601 parameter USE_DOUBLER = "FALSE";
610 module BUFIO2_2CLK (...);
611 parameter integer DIVIDE = 2;
621 module BUFIO2FB (...);
622 parameter DIVIDE_BYPASS = "TRUE";
628 module BUFPLL_MCB (...);
629 parameter integer DIVIDE = 2;
630 parameter LOCK_SRC = "LOCK_TO_0";
636 output SERDESSTROBE0;
637 output SERDESSTROBE1;
644 module DCM_CLKGEN (...);
645 parameter SPREAD_SPECTRUM = "NONE";
646 parameter STARTUP_WAIT = "FALSE";
647 parameter integer CLKFXDV_DIVIDE = 2;
648 parameter integer CLKFX_DIVIDE = 1;
649 parameter integer CLKFX_MULTIPLY = 4;
650 parameter real CLKFX_MD_MAX = 0.0;
651 parameter real CLKIN_PERIOD = 0.0;
667 parameter real CLKDV_DIVIDE = 2.0;
668 parameter integer CLKFX_DIVIDE = 1;
669 parameter integer CLKFX_MULTIPLY = 4;
670 parameter CLKIN_DIVIDE_BY_2 = "FALSE";
671 parameter real CLKIN_PERIOD = 10.0;
672 parameter CLKOUT_PHASE_SHIFT = "NONE";
673 parameter CLK_FEEDBACK = "1X";
674 parameter DESKEW_ADJUST = "SYSTEM_SYNCHRONOUS";
675 parameter DFS_FREQUENCY_MODE = "LOW";
676 parameter DLL_FREQUENCY_MODE = "LOW";
677 parameter DSS_MODE = "NONE";
678 parameter DUTY_CYCLE_CORRECTION = "TRUE";
679 parameter FACTORY_JF = 16'hC080;
680 parameter integer PHASE_SHIFT = 0;
681 parameter STARTUP_WAIT = "FALSE";
703 module PLL_BASE (...);
704 parameter BANDWIDTH = "OPTIMIZED";
705 parameter integer CLKFBOUT_MULT = 1;
706 parameter real CLKFBOUT_PHASE = 0.0;
707 parameter real CLKIN_PERIOD = 0.000;
708 parameter integer CLKOUT0_DIVIDE = 1;
709 parameter real CLKOUT0_DUTY_CYCLE = 0.5;
710 parameter real CLKOUT0_PHASE = 0.0;
711 parameter integer CLKOUT1_DIVIDE = 1;
712 parameter real CLKOUT1_DUTY_CYCLE = 0.5;
713 parameter real CLKOUT1_PHASE = 0.0;
714 parameter integer CLKOUT2_DIVIDE = 1;
715 parameter real CLKOUT2_DUTY_CYCLE = 0.5;
716 parameter real CLKOUT2_PHASE = 0.0;
717 parameter integer CLKOUT3_DIVIDE = 1;
718 parameter real CLKOUT3_DUTY_CYCLE = 0.5;
719 parameter real CLKOUT3_PHASE = 0.0;
720 parameter integer CLKOUT4_DIVIDE = 1;
721 parameter real CLKOUT4_DUTY_CYCLE = 0.5;
722 parameter real CLKOUT4_PHASE = 0.0;
723 parameter integer CLKOUT5_DIVIDE = 1;
724 parameter real CLKOUT5_DUTY_CYCLE = 0.5;
725 parameter real CLKOUT5_PHASE = 0.0;
726 parameter CLK_FEEDBACK = "CLKFBOUT";
727 parameter COMPENSATION = "SYSTEM_SYNCHRONOUS";
728 parameter integer DIVCLK_DIVIDE = 1;
729 parameter real REF_JITTER = 0.100;
730 parameter RESET_ON_LOSS_OF_LOCK = "FALSE";
745 module BSCAN_SPARTAN6 (...);
757 parameter integer JTAG_CHAIN = 1;
760 module DNA_PORT (...);
761 parameter [56:0] SIM_DNA_VALUE = 57'h0;
770 module ICAP_SPARTAN6 (...);
771 parameter DEVICE_ID = 32'h04000093;
772 parameter SIM_CFG_FILE_NAME = "NONE";
781 module POST_CRC_INTERNAL (...);
786 module STARTUP_SPARTAN6 (...);
797 module SUSPEND_SYNC (...);
803 module GTPA1_DUAL (...);
804 parameter AC_CAP_DIS_0 = "TRUE";
805 parameter AC_CAP_DIS_1 = "TRUE";
806 parameter integer ALIGN_COMMA_WORD_0 = 1;
807 parameter integer ALIGN_COMMA_WORD_1 = 1;
808 parameter integer CB2_INH_CC_PERIOD_0 = 8;
809 parameter integer CB2_INH_CC_PERIOD_1 = 8;
810 parameter [4:0] CDR_PH_ADJ_TIME_0 = 5'b01010;
811 parameter [4:0] CDR_PH_ADJ_TIME_1 = 5'b01010;
812 parameter integer CHAN_BOND_1_MAX_SKEW_0 = 7;
813 parameter integer CHAN_BOND_1_MAX_SKEW_1 = 7;
814 parameter integer CHAN_BOND_2_MAX_SKEW_0 = 1;
815 parameter integer CHAN_BOND_2_MAX_SKEW_1 = 1;
816 parameter CHAN_BOND_KEEP_ALIGN_0 = "FALSE";
817 parameter CHAN_BOND_KEEP_ALIGN_1 = "FALSE";
818 parameter [9:0] CHAN_BOND_SEQ_1_1_0 = 10'b0101111100;
819 parameter [9:0] CHAN_BOND_SEQ_1_1_1 = 10'b0101111100;
820 parameter [9:0] CHAN_BOND_SEQ_1_2_0 = 10'b0001001010;
821 parameter [9:0] CHAN_BOND_SEQ_1_2_1 = 10'b0001001010;
822 parameter [9:0] CHAN_BOND_SEQ_1_3_0 = 10'b0001001010;
823 parameter [9:0] CHAN_BOND_SEQ_1_3_1 = 10'b0001001010;
824 parameter [9:0] CHAN_BOND_SEQ_1_4_0 = 10'b0110111100;
825 parameter [9:0] CHAN_BOND_SEQ_1_4_1 = 10'b0110111100;
826 parameter [3:0] CHAN_BOND_SEQ_1_ENABLE_0 = 4'b1111;
827 parameter [3:0] CHAN_BOND_SEQ_1_ENABLE_1 = 4'b1111;
828 parameter [9:0] CHAN_BOND_SEQ_2_1_0 = 10'b0110111100;
829 parameter [9:0] CHAN_BOND_SEQ_2_1_1 = 10'b0110111100;
830 parameter [9:0] CHAN_BOND_SEQ_2_2_0 = 10'b0100111100;
831 parameter [9:0] CHAN_BOND_SEQ_2_2_1 = 10'b0100111100;
832 parameter [9:0] CHAN_BOND_SEQ_2_3_0 = 10'b0100111100;
833 parameter [9:0] CHAN_BOND_SEQ_2_3_1 = 10'b0100111100;
834 parameter [9:0] CHAN_BOND_SEQ_2_4_0 = 10'b0100111100;
835 parameter [9:0] CHAN_BOND_SEQ_2_4_1 = 10'b0100111100;
836 parameter [3:0] CHAN_BOND_SEQ_2_ENABLE_0 = 4'b1111;
837 parameter [3:0] CHAN_BOND_SEQ_2_ENABLE_1 = 4'b1111;
838 parameter CHAN_BOND_SEQ_2_USE_0 = "FALSE";
839 parameter CHAN_BOND_SEQ_2_USE_1 = "FALSE";
840 parameter integer CHAN_BOND_SEQ_LEN_0 = 1;
841 parameter integer CHAN_BOND_SEQ_LEN_1 = 1;
842 parameter integer CLK25_DIVIDER_0 = 4;
843 parameter integer CLK25_DIVIDER_1 = 4;
844 parameter CLKINDC_B_0 = "TRUE";
845 parameter CLKINDC_B_1 = "TRUE";
846 parameter CLKRCV_TRST_0 = "TRUE";
847 parameter CLKRCV_TRST_1 = "TRUE";
848 parameter CLK_CORRECT_USE_0 = "TRUE";
849 parameter CLK_CORRECT_USE_1 = "TRUE";
850 parameter integer CLK_COR_ADJ_LEN_0 = 1;
851 parameter integer CLK_COR_ADJ_LEN_1 = 1;
852 parameter integer CLK_COR_DET_LEN_0 = 1;
853 parameter integer CLK_COR_DET_LEN_1 = 1;
854 parameter CLK_COR_INSERT_IDLE_FLAG_0 = "FALSE";
855 parameter CLK_COR_INSERT_IDLE_FLAG_1 = "FALSE";
856 parameter CLK_COR_KEEP_IDLE_0 = "FALSE";
857 parameter CLK_COR_KEEP_IDLE_1 = "FALSE";
858 parameter integer CLK_COR_MAX_LAT_0 = 20;
859 parameter integer CLK_COR_MAX_LAT_1 = 20;
860 parameter integer CLK_COR_MIN_LAT_0 = 18;
861 parameter integer CLK_COR_MIN_LAT_1 = 18;
862 parameter CLK_COR_PRECEDENCE_0 = "TRUE";
863 parameter CLK_COR_PRECEDENCE_1 = "TRUE";
864 parameter integer CLK_COR_REPEAT_WAIT_0 = 0;
865 parameter integer CLK_COR_REPEAT_WAIT_1 = 0;
866 parameter [9:0] CLK_COR_SEQ_1_1_0 = 10'b0100011100;
867 parameter [9:0] CLK_COR_SEQ_1_1_1 = 10'b0100011100;
868 parameter [9:0] CLK_COR_SEQ_1_2_0 = 10'b0000000000;
869 parameter [9:0] CLK_COR_SEQ_1_2_1 = 10'b0000000000;
870 parameter [9:0] CLK_COR_SEQ_1_3_0 = 10'b0000000000;
871 parameter [9:0] CLK_COR_SEQ_1_3_1 = 10'b0000000000;
872 parameter [9:0] CLK_COR_SEQ_1_4_0 = 10'b0000000000;
873 parameter [9:0] CLK_COR_SEQ_1_4_1 = 10'b0000000000;
874 parameter [3:0] CLK_COR_SEQ_1_ENABLE_0 = 4'b1111;
875 parameter [3:0] CLK_COR_SEQ_1_ENABLE_1 = 4'b1111;
876 parameter [9:0] CLK_COR_SEQ_2_1_0 = 10'b0000000000;
877 parameter [9:0] CLK_COR_SEQ_2_1_1 = 10'b0000000000;
878 parameter [9:0] CLK_COR_SEQ_2_2_0 = 10'b0000000000;
879 parameter [9:0] CLK_COR_SEQ_2_2_1 = 10'b0000000000;
880 parameter [9:0] CLK_COR_SEQ_2_3_0 = 10'b0000000000;
881 parameter [9:0] CLK_COR_SEQ_2_3_1 = 10'b0000000000;
882 parameter [9:0] CLK_COR_SEQ_2_4_0 = 10'b0000000000;
883 parameter [9:0] CLK_COR_SEQ_2_4_1 = 10'b0000000000;
884 parameter [3:0] CLK_COR_SEQ_2_ENABLE_0 = 4'b1111;
885 parameter [3:0] CLK_COR_SEQ_2_ENABLE_1 = 4'b1111;
886 parameter CLK_COR_SEQ_2_USE_0 = "FALSE";
887 parameter CLK_COR_SEQ_2_USE_1 = "FALSE";
888 parameter CLK_OUT_GTP_SEL_0 = "REFCLKPLL0";
889 parameter CLK_OUT_GTP_SEL_1 = "REFCLKPLL1";
890 parameter [1:0] CM_TRIM_0 = 2'b00;
891 parameter [1:0] CM_TRIM_1 = 2'b00;
892 parameter [9:0] COMMA_10B_ENABLE_0 = 10'b1111111111;
893 parameter [9:0] COMMA_10B_ENABLE_1 = 10'b1111111111;
894 parameter [3:0] COM_BURST_VAL_0 = 4'b1111;
895 parameter [3:0] COM_BURST_VAL_1 = 4'b1111;
896 parameter DEC_MCOMMA_DETECT_0 = "TRUE";
897 parameter DEC_MCOMMA_DETECT_1 = "TRUE";
898 parameter DEC_PCOMMA_DETECT_0 = "TRUE";
899 parameter DEC_PCOMMA_DETECT_1 = "TRUE";
900 parameter DEC_VALID_COMMA_ONLY_0 = "TRUE";
901 parameter DEC_VALID_COMMA_ONLY_1 = "TRUE";
902 parameter GTP_CFG_PWRUP_0 = "TRUE";
903 parameter GTP_CFG_PWRUP_1 = "TRUE";
904 parameter [9:0] MCOMMA_10B_VALUE_0 = 10'b1010000011;
905 parameter [9:0] MCOMMA_10B_VALUE_1 = 10'b1010000011;
906 parameter MCOMMA_DETECT_0 = "TRUE";
907 parameter MCOMMA_DETECT_1 = "TRUE";
908 parameter [2:0] OOBDETECT_THRESHOLD_0 = 3'b110;
909 parameter [2:0] OOBDETECT_THRESHOLD_1 = 3'b110;
910 parameter integer OOB_CLK_DIVIDER_0 = 4;
911 parameter integer OOB_CLK_DIVIDER_1 = 4;
912 parameter PCI_EXPRESS_MODE_0 = "FALSE";
913 parameter PCI_EXPRESS_MODE_1 = "FALSE";
914 parameter [9:0] PCOMMA_10B_VALUE_0 = 10'b0101111100;
915 parameter [9:0] PCOMMA_10B_VALUE_1 = 10'b0101111100;
916 parameter PCOMMA_DETECT_0 = "TRUE";
917 parameter PCOMMA_DETECT_1 = "TRUE";
918 parameter [2:0] PLLLKDET_CFG_0 = 3'b101;
919 parameter [2:0] PLLLKDET_CFG_1 = 3'b101;
920 parameter [23:0] PLL_COM_CFG_0 = 24'h21680A;
921 parameter [23:0] PLL_COM_CFG_1 = 24'h21680A;
922 parameter [7:0] PLL_CP_CFG_0 = 8'h00;
923 parameter [7:0] PLL_CP_CFG_1 = 8'h00;
924 parameter integer PLL_DIVSEL_FB_0 = 5;
925 parameter integer PLL_DIVSEL_FB_1 = 5;
926 parameter integer PLL_DIVSEL_REF_0 = 2;
927 parameter integer PLL_DIVSEL_REF_1 = 2;
928 parameter integer PLL_RXDIVSEL_OUT_0 = 1;
929 parameter integer PLL_RXDIVSEL_OUT_1 = 1;
930 parameter PLL_SATA_0 = "FALSE";
931 parameter PLL_SATA_1 = "FALSE";
932 parameter PLL_SOURCE_0 = "PLL0";
933 parameter PLL_SOURCE_1 = "PLL0";
934 parameter integer PLL_TXDIVSEL_OUT_0 = 1;
935 parameter integer PLL_TXDIVSEL_OUT_1 = 1;
936 parameter [26:0] PMA_CDR_SCAN_0 = 27'h6404040;
937 parameter [26:0] PMA_CDR_SCAN_1 = 27'h6404040;
938 parameter [35:0] PMA_COM_CFG_EAST = 36'h000008000;
939 parameter [35:0] PMA_COM_CFG_WEST = 36'h00000A000;
940 parameter [6:0] PMA_RXSYNC_CFG_0 = 7'h00;
941 parameter [6:0] PMA_RXSYNC_CFG_1 = 7'h00;
942 parameter [24:0] PMA_RX_CFG_0 = 25'h05CE048;
943 parameter [24:0] PMA_RX_CFG_1 = 25'h05CE048;
944 parameter [19:0] PMA_TX_CFG_0 = 20'h00082;
945 parameter [19:0] PMA_TX_CFG_1 = 20'h00082;
946 parameter RCV_TERM_GND_0 = "FALSE";
947 parameter RCV_TERM_GND_1 = "FALSE";
948 parameter RCV_TERM_VTTRX_0 = "TRUE";
949 parameter RCV_TERM_VTTRX_1 = "TRUE";
950 parameter [7:0] RXEQ_CFG_0 = 8'b01111011;
951 parameter [7:0] RXEQ_CFG_1 = 8'b01111011;
952 parameter [0:0] RXPRBSERR_LOOPBACK_0 = 1'b0;
953 parameter [0:0] RXPRBSERR_LOOPBACK_1 = 1'b0;
954 parameter RX_BUFFER_USE_0 = "TRUE";
955 parameter RX_BUFFER_USE_1 = "TRUE";
956 parameter RX_DECODE_SEQ_MATCH_0 = "TRUE";
957 parameter RX_DECODE_SEQ_MATCH_1 = "TRUE";
958 parameter RX_EN_IDLE_HOLD_CDR_0 = "FALSE";
959 parameter RX_EN_IDLE_HOLD_CDR_1 = "FALSE";
960 parameter RX_EN_IDLE_RESET_BUF_0 = "TRUE";
961 parameter RX_EN_IDLE_RESET_BUF_1 = "TRUE";
962 parameter RX_EN_IDLE_RESET_FR_0 = "TRUE";
963 parameter RX_EN_IDLE_RESET_FR_1 = "TRUE";
964 parameter RX_EN_IDLE_RESET_PH_0 = "TRUE";
965 parameter RX_EN_IDLE_RESET_PH_1 = "TRUE";
966 parameter RX_EN_MODE_RESET_BUF_0 = "TRUE";
967 parameter RX_EN_MODE_RESET_BUF_1 = "TRUE";
968 parameter [3:0] RX_IDLE_HI_CNT_0 = 4'b1000;
969 parameter [3:0] RX_IDLE_HI_CNT_1 = 4'b1000;
970 parameter [3:0] RX_IDLE_LO_CNT_0 = 4'b0000;
971 parameter [3:0] RX_IDLE_LO_CNT_1 = 4'b0000;
972 parameter RX_LOSS_OF_SYNC_FSM_0 = "FALSE";
973 parameter RX_LOSS_OF_SYNC_FSM_1 = "FALSE";
974 parameter integer RX_LOS_INVALID_INCR_0 = 1;
975 parameter integer RX_LOS_INVALID_INCR_1 = 1;
976 parameter integer RX_LOS_THRESHOLD_0 = 4;
977 parameter integer RX_LOS_THRESHOLD_1 = 4;
978 parameter RX_SLIDE_MODE_0 = "PCS";
979 parameter RX_SLIDE_MODE_1 = "PCS";
980 parameter RX_STATUS_FMT_0 = "PCIE";
981 parameter RX_STATUS_FMT_1 = "PCIE";
982 parameter RX_XCLK_SEL_0 = "RXREC";
983 parameter RX_XCLK_SEL_1 = "RXREC";
984 parameter [2:0] SATA_BURST_VAL_0 = 3'b100;
985 parameter [2:0] SATA_BURST_VAL_1 = 3'b100;
986 parameter [2:0] SATA_IDLE_VAL_0 = 3'b011;
987 parameter [2:0] SATA_IDLE_VAL_1 = 3'b011;
988 parameter integer SATA_MAX_BURST_0 = 7;
989 parameter integer SATA_MAX_BURST_1 = 7;
990 parameter integer SATA_MAX_INIT_0 = 22;
991 parameter integer SATA_MAX_INIT_1 = 22;
992 parameter integer SATA_MAX_WAKE_0 = 7;
993 parameter integer SATA_MAX_WAKE_1 = 7;
994 parameter integer SATA_MIN_BURST_0 = 4;
995 parameter integer SATA_MIN_BURST_1 = 4;
996 parameter integer SATA_MIN_INIT_0 = 12;
997 parameter integer SATA_MIN_INIT_1 = 12;
998 parameter integer SATA_MIN_WAKE_0 = 4;
999 parameter integer SATA_MIN_WAKE_1 = 4;
1000 parameter integer SIM_GTPRESET_SPEEDUP = 0;
1001 parameter SIM_RECEIVER_DETECT_PASS = "FALSE";
1002 parameter [2:0] SIM_REFCLK0_SOURCE = 3'b000;
1003 parameter [2:0] SIM_REFCLK1_SOURCE = 3'b000;
1004 parameter SIM_TX_ELEC_IDLE_LEVEL = "X";
1005 parameter SIM_VERSION = "2.0";
1006 parameter [4:0] TERMINATION_CTRL_0 = 5'b10100;
1007 parameter [4:0] TERMINATION_CTRL_1 = 5'b10100;
1008 parameter TERMINATION_OVRD_0 = "FALSE";
1009 parameter TERMINATION_OVRD_1 = "FALSE";
1010 parameter [11:0] TRANS_TIME_FROM_P2_0 = 12'h03C;
1011 parameter [11:0] TRANS_TIME_FROM_P2_1 = 12'h03C;
1012 parameter [7:0] TRANS_TIME_NON_P2_0 = 8'h19;
1013 parameter [7:0] TRANS_TIME_NON_P2_1 = 8'h19;
1014 parameter [9:0] TRANS_TIME_TO_P2_0 = 10'h064;
1015 parameter [9:0] TRANS_TIME_TO_P2_1 = 10'h064;
1016 parameter [31:0] TST_ATTR_0 = 32'h00000000;
1017 parameter [31:0] TST_ATTR_1 = 32'h00000000;
1018 parameter [2:0] TXRX_INVERT_0 = 3'b011;
1019 parameter [2:0] TXRX_INVERT_1 = 3'b011;
1020 parameter TX_BUFFER_USE_0 = "FALSE";
1021 parameter TX_BUFFER_USE_1 = "FALSE";
1022 parameter [13:0] TX_DETECT_RX_CFG_0 = 14'h1832;
1023 parameter [13:0] TX_DETECT_RX_CFG_1 = 14'h1832;
1024 parameter [2:0] TX_IDLE_DELAY_0 = 3'b011;
1025 parameter [2:0] TX_IDLE_DELAY_1 = 3'b011;
1026 parameter [1:0] TX_TDCC_CFG_0 = 2'b00;
1027 parameter [1:0] TX_TDCC_CFG_1 = 2'b00;
1028 parameter TX_XCLK_SEL_0 = "TXUSR";
1029 parameter TX_XCLK_SEL_1 = "TXUSR";
1041 output RXBYTEISALIGNED0;
1042 output RXBYTEISALIGNED1;
1043 output RXBYTEREALIGN0;
1044 output RXBYTEREALIGN1;
1045 output RXCHANBONDSEQ0;
1046 output RXCHANBONDSEQ1;
1047 output RXCHANISALIGNED0;
1048 output RXCHANISALIGNED1;
1049 output RXCHANREALIGN0;
1050 output RXCHANREALIGN1;
1067 output [15:0] DRPDO;
1068 output [1:0] GTPCLKFBEAST;
1069 output [1:0] GTPCLKFBWEST;
1070 output [1:0] GTPCLKOUT0;
1071 output [1:0] GTPCLKOUT1;
1072 output [1:0] RXLOSSOFSYNC0;
1073 output [1:0] RXLOSSOFSYNC1;
1074 output [1:0] TXBUFSTATUS0;
1075 output [1:0] TXBUFSTATUS1;
1076 output [2:0] RXBUFSTATUS0;
1077 output [2:0] RXBUFSTATUS1;
1078 output [2:0] RXCHBONDO;
1079 output [2:0] RXCLKCORCNT0;
1080 output [2:0] RXCLKCORCNT1;
1081 output [2:0] RXSTATUS0;
1082 output [2:0] RXSTATUS1;
1083 output [31:0] RXDATA0;
1084 output [31:0] RXDATA1;
1085 output [3:0] RXCHARISCOMMA0;
1086 output [3:0] RXCHARISCOMMA1;
1087 output [3:0] RXCHARISK0;
1088 output [3:0] RXCHARISK1;
1089 output [3:0] RXDISPERR0;
1090 output [3:0] RXDISPERR1;
1091 output [3:0] RXNOTINTABLE0;
1092 output [3:0] RXNOTINTABLE1;
1093 output [3:0] RXRUNDISP0;
1094 output [3:0] RXRUNDISP1;
1095 output [3:0] TXKERR0;
1096 output [3:0] TXKERR1;
1097 output [3:0] TXRUNDISP0;
1098 output [3:0] TXRUNDISP1;
1099 output [4:0] RCALOUTEAST;
1100 output [4:0] RCALOUTWEST;
1101 output [4:0] TSTOUT0;
1102 output [4:0] TSTOUT1;
1114 input GATERXELECIDLE0;
1115 input GATERXELECIDLE1;
1122 input IGNORESIGDET0;
1123 input IGNORESIGDET1;
1124 input INTDATAWIDTH0;
1125 input INTDATAWIDTH1;
1132 input PLLPOWERDOWN0;
1133 input PLLPOWERDOWN1;
1134 input PRBSCNTRESET0;
1135 input PRBSCNTRESET1;
1136 input REFCLKPWRDNB0;
1137 input REFCLKPWRDNB1;
1142 input RXCHBONDMASTER0;
1143 input RXCHBONDMASTER1;
1144 input RXCHBONDSLAVE0;
1145 input RXCHBONDSLAVE1;
1146 input RXCOMMADETUSE0;
1147 input RXCOMMADETUSE1;
1148 input RXDEC8B10BUSE0;
1149 input RXDEC8B10BUSE1;
1150 input RXENCHANSYNC0;
1151 input RXENCHANSYNC1;
1152 input RXENMCOMMAALIGN0;
1153 input RXENMCOMMAALIGN1;
1154 input RXENPCOMMAALIGN0;
1155 input RXENPCOMMAALIGN1;
1156 input RXENPMAPHASEALIGN0;
1157 input RXENPMAPHASEALIGN1;
1162 input RXPMASETPHASE0;
1163 input RXPMASETPHASE1;
1184 input TXENC8B10BUSE0;
1185 input TXENC8B10BUSE1;
1186 input TXENPMAPHASEALIGN0;
1187 input TXENPMAPHASEALIGN1;
1190 input TXPDOWNASYNCH0;
1191 input TXPDOWNASYNCH1;
1192 input TXPMASETPHASE0;
1193 input TXPMASETPHASE1;
1196 input TXPRBSFORCEERR0;
1197 input TXPRBSFORCEERR1;
1206 input [11:0] TSTIN0;
1207 input [11:0] TSTIN1;
1209 input [1:0] GTPCLKFBSEL0EAST;
1210 input [1:0] GTPCLKFBSEL0WEST;
1211 input [1:0] GTPCLKFBSEL1EAST;
1212 input [1:0] GTPCLKFBSEL1WEST;
1213 input [1:0] RXDATAWIDTH0;
1214 input [1:0] RXDATAWIDTH1;
1215 input [1:0] RXEQMIX0;
1216 input [1:0] RXEQMIX1;
1217 input [1:0] RXPOWERDOWN0;
1218 input [1:0] RXPOWERDOWN1;
1219 input [1:0] TXDATAWIDTH0;
1220 input [1:0] TXDATAWIDTH1;
1221 input [1:0] TXPOWERDOWN0;
1222 input [1:0] TXPOWERDOWN1;
1223 input [2:0] LOOPBACK0;
1224 input [2:0] LOOPBACK1;
1225 input [2:0] REFSELDYPLL0;
1226 input [2:0] REFSELDYPLL1;
1227 input [2:0] RXCHBONDI;
1228 input [2:0] RXENPRBSTST0;
1229 input [2:0] RXENPRBSTST1;
1230 input [2:0] TXBUFDIFFCTRL0;
1231 input [2:0] TXBUFDIFFCTRL1;
1232 input [2:0] TXENPRBSTST0;
1233 input [2:0] TXENPRBSTST1;
1234 input [2:0] TXPREEMPHASIS0;
1235 input [2:0] TXPREEMPHASIS1;
1236 input [31:0] TXDATA0;
1237 input [31:0] TXDATA1;
1238 input [3:0] TXBYPASS8B10B0;
1239 input [3:0] TXBYPASS8B10B1;
1240 input [3:0] TXCHARDISPMODE0;
1241 input [3:0] TXCHARDISPMODE1;
1242 input [3:0] TXCHARDISPVAL0;
1243 input [3:0] TXCHARDISPVAL1;
1244 input [3:0] TXCHARISK0;
1245 input [3:0] TXCHARISK1;
1246 input [3:0] TXDIFFCTRL0;
1247 input [3:0] TXDIFFCTRL1;
1248 input [4:0] RCALINEAST;
1249 input [4:0] RCALINWEST;
1251 input [7:0] GTPTEST0;
1252 input [7:0] GTPTEST1;
1255 module IBUFDS (...);
1256 parameter CAPACITANCE = "DONT_CARE";
1257 parameter DIFF_TERM = "FALSE";
1258 parameter DQS_BIAS = "FALSE";
1259 parameter IBUF_DELAY_VALUE = "0";
1260 parameter IBUF_LOW_PWR = "TRUE";
1261 parameter IFD_DELAY_VALUE = "AUTO";
1262 parameter IOSTANDARD = "DEFAULT";
1264 (* iopad_external_pin *)
1266 (* iopad_external_pin *)
1270 module IBUFDS_DIFF_OUT (...);
1271 parameter DIFF_TERM = "FALSE";
1272 parameter DQS_BIAS = "FALSE";
1273 parameter IBUF_LOW_PWR = "TRUE";
1274 parameter IOSTANDARD = "DEFAULT";
1277 (* iopad_external_pin *)
1279 (* iopad_external_pin *)
1284 parameter CAPACITANCE = "DONT_CARE";
1285 parameter IBUF_DELAY_VALUE = "0";
1286 parameter IBUF_LOW_PWR = "TRUE";
1287 parameter IOSTANDARD = "DEFAULT";
1289 (* iopad_external_pin *)
1293 module IBUFGDS (...);
1294 parameter CAPACITANCE = "DONT_CARE";
1295 parameter DIFF_TERM = "FALSE";
1296 parameter IBUF_DELAY_VALUE = "0";
1297 parameter IBUF_LOW_PWR = "TRUE";
1298 parameter IOSTANDARD = "DEFAULT";
1300 (* iopad_external_pin *)
1302 (* iopad_external_pin *)
1306 module IBUFGDS_DIFF_OUT (...);
1307 parameter DIFF_TERM = "FALSE";
1308 parameter DQS_BIAS = "FALSE";
1309 parameter IBUF_LOW_PWR = "TRUE";
1310 parameter IOSTANDARD = "DEFAULT";
1313 (* iopad_external_pin *)
1315 (* iopad_external_pin *)
1320 parameter integer DRIVE = 12;
1321 parameter IBUF_LOW_PWR = "TRUE";
1322 parameter IOSTANDARD = "DEFAULT";
1323 parameter SLEW = "SLOW";
1325 (* iopad_external_pin *)
1331 module IOBUFDS (...);
1332 parameter DIFF_TERM = "FALSE";
1333 parameter DQS_BIAS = "FALSE";
1334 parameter IBUF_LOW_PWR = "TRUE";
1335 parameter IOSTANDARD = "DEFAULT";
1336 parameter SLEW = "SLOW";
1338 (* iopad_external_pin *)
1345 module IODELAY2 (...);
1346 parameter COUNTER_WRAPAROUND = "WRAPAROUND";
1347 parameter DATA_RATE = "SDR";
1348 parameter DELAY_SRC = "IO";
1349 parameter integer IDELAY2_VALUE = 0;
1350 parameter IDELAY_MODE = "NORMAL";
1351 parameter IDELAY_TYPE = "DEFAULT";
1352 parameter integer IDELAY_VALUE = 0;
1353 parameter integer ODELAY_VALUE = 0;
1354 parameter SERDES_MODE = "NONE";
1355 parameter integer SIM_TAPDELAY_VALUE = 75;
1376 module IODRP2 (...);
1377 parameter DATA_RATE = "SDR";
1378 parameter integer SIM_TAPDELAY_VALUE = 75;
1399 module IODRP2_MCB (...);
1400 parameter DATA_RATE = "SDR";
1401 parameter integer IDELAY_VALUE = 0;
1402 parameter integer MCB_ADDRESS = 0;
1403 parameter integer ODELAY_VALUE = 0;
1404 parameter SERDES_MODE = "NONE";
1405 parameter integer SIM_TAPDELAY_VALUE = 75;
1429 input [4:0] AUXADDR;
1432 module ISERDES2 (...);
1433 parameter BITSLIP_ENABLE = "FALSE";
1434 parameter DATA_RATE = "SDR";
1435 parameter integer DATA_WIDTH = 1;
1436 parameter INTERFACE_TYPE = "NETWORKING";
1437 parameter SERDES_MODE = "NONE";
1463 module KEEPER (...);
1467 module OBUFDS (...);
1468 parameter CAPACITANCE = "DONT_CARE";
1469 parameter IOSTANDARD = "DEFAULT";
1470 parameter SLEW = "SLOW";
1471 (* iopad_external_pin *)
1473 (* iopad_external_pin *)
1479 parameter CAPACITANCE = "DONT_CARE";
1480 parameter integer DRIVE = 12;
1481 parameter IOSTANDARD = "DEFAULT";
1482 parameter SLEW = "SLOW";
1483 (* iopad_external_pin *)
1489 module OBUFTDS (...);
1490 parameter CAPACITANCE = "DONT_CARE";
1491 parameter IOSTANDARD = "DEFAULT";
1492 parameter SLEW = "SLOW";
1493 (* iopad_external_pin *)
1495 (* iopad_external_pin *)
1501 module OSERDES2 (...);
1502 parameter BYPASS_GCLK_FF = "FALSE";
1503 parameter DATA_RATE_OQ = "DDR";
1504 parameter DATA_RATE_OT = "DDR";
1505 parameter integer DATA_WIDTH = 2;
1506 parameter OUTPUT_MODE = "SINGLE_ENDED";
1507 parameter SERDES_MODE = "NONE";
1508 parameter integer TRAIN_PATTERN = 0;
1540 module PULLDOWN (...);
1544 module PULLUP (...);
1548 module RAM128X1S (...);
1549 parameter [127:0] INIT = 128'h00000000000000000000000000000000;
1550 parameter [0:0] IS_WCLK_INVERTED = 1'b0;
1565 module RAM256X1S (...);
1566 parameter [255:0] INIT = 256'h0;
1567 parameter [0:0] IS_WCLK_INVERTED = 1'b0;
1576 module RAM32M (...);
1577 parameter [63:0] INIT_A = 64'h0000000000000000;
1578 parameter [63:0] INIT_B = 64'h0000000000000000;
1579 parameter [63:0] INIT_C = 64'h0000000000000000;
1580 parameter [63:0] INIT_D = 64'h0000000000000000;
1581 parameter [0:0] IS_WCLK_INVERTED = 1'b0;
1599 module RAM32X1S (...);
1600 parameter [31:0] INIT = 32'h00000000;
1601 parameter [0:0] IS_WCLK_INVERTED = 1'b0;
1614 module RAM32X1S_1 (...);
1615 parameter [31:0] INIT = 32'h00000000;
1616 parameter [0:0] IS_WCLK_INVERTED = 1'b0;
1629 module RAM32X2S (...);
1630 parameter [31:0] INIT_00 = 32'h00000000;
1631 parameter [31:0] INIT_01 = 32'h00000000;
1632 parameter [0:0] IS_WCLK_INVERTED = 1'b0;
1647 module RAM64M (...);
1648 parameter [63:0] INIT_A = 64'h0000000000000000;
1649 parameter [63:0] INIT_B = 64'h0000000000000000;
1650 parameter [63:0] INIT_C = 64'h0000000000000000;
1651 parameter [63:0] INIT_D = 64'h0000000000000000;
1652 parameter [0:0] IS_WCLK_INVERTED = 1'b0;
1670 module RAM64X1S (...);
1671 parameter [63:0] INIT = 64'h0000000000000000;
1672 parameter [0:0] IS_WCLK_INVERTED = 1'b0;
1686 module RAM64X1S_1 (...);
1687 parameter [63:0] INIT = 64'h0000000000000000;
1688 parameter [0:0] IS_WCLK_INVERTED = 1'b0;
1702 module RAM64X2S (...);
1703 parameter [63:0] INIT_00 = 64'h0000000000000000;
1704 parameter [63:0] INIT_01 = 64'h0000000000000000;
1705 parameter [0:0] IS_WCLK_INVERTED = 1'b0;
1721 module ROM128X1 (...);
1722 parameter [127:0] INIT = 128'h00000000000000000000000000000000;
1733 module ROM256X1 (...);
1734 parameter [255:0] INIT = 256'h0000000000000000000000000000000000000000000000000000000000000000;
1746 module ROM32X1 (...);
1747 parameter [31:0] INIT = 32'h00000000;
1756 module ROM64X1 (...);
1757 parameter [63:0] INIT = 64'h0000000000000000;
1778 parameter DDR_ALIGNMENT = "NONE";
1779 parameter [0:0] INIT_Q0 = 1'b0;
1780 parameter [0:0] INIT_Q1 = 1'b0;
1781 parameter SRTYPE = "SYNC";
1785 parameter [0:0] INIT = 1'b0;
1786 parameter [0:0] IS_CLR_INVERTED = 1'b0;
1787 parameter [0:0] IS_G_INVERTED = 1'b0;
1788 parameter MSGON = "TRUE";
1789 parameter XON = "TRUE";
1798 parameter [0:0] INIT = 1'b1;
1799 parameter [0:0] IS_G_INVERTED = 1'b0;
1800 parameter [0:0] IS_PRE_INVERTED = 1'b0;
1801 parameter MSGON = "TRUE";
1802 parameter XON = "TRUE";
1821 parameter DDR_ALIGNMENT = "NONE";
1822 parameter [0:0] INIT = 1'b0;
1823 parameter SRTYPE = "SYNC";
1826 module CFGLUT5 (...);
1827 parameter [31:0] INIT = 32'h00000000;
1828 parameter [0:0] IS_CLK_INVERTED = 1'b0;