techlibs/xilinx/xc6s_cells_xtra.v

   1 // Created by cells_xtra.py from Xilinx models
   2
   3 module MCB (...);
   4     parameter integer ARB_NUM_TIME_SLOTS = 12;
   5     parameter [17:0] ARB_TIME_SLOT_0 = 18'b111111111111111111;
   6     parameter [17:0] ARB_TIME_SLOT_1 = 18'b111111111111111111;
   7     parameter [17:0] ARB_TIME_SLOT_10 = 18'b111111111111111111;
   8     parameter [17:0] ARB_TIME_SLOT_11 = 18'b111111111111111111;
   9     parameter [17:0] ARB_TIME_SLOT_2 = 18'b111111111111111111;
  10     parameter [17:0] ARB_TIME_SLOT_3 = 18'b111111111111111111;
  11     parameter [17:0] ARB_TIME_SLOT_4 = 18'b111111111111111111;
  12     parameter [17:0] ARB_TIME_SLOT_5 = 18'b111111111111111111;
  13     parameter [17:0] ARB_TIME_SLOT_6 = 18'b111111111111111111;
  14     parameter [17:0] ARB_TIME_SLOT_7 = 18'b111111111111111111;
  15     parameter [17:0] ARB_TIME_SLOT_8 = 18'b111111111111111111;
  16     parameter [17:0] ARB_TIME_SLOT_9 = 18'b111111111111111111;
  17     parameter [2:0] CAL_BA = 3'h0;
  18     parameter CAL_BYPASS = "YES";
  19     parameter [11:0] CAL_CA = 12'h000;
  20     parameter CAL_CALIBRATION_MODE = "NOCALIBRATION";
  21     parameter integer CAL_CLK_DIV = 1;
  22     parameter CAL_DELAY = "QUARTER";
  23     parameter [14:0] CAL_RA = 15'h0000;
  24     parameter MEM_ADDR_ORDER = "BANK_ROW_COLUMN";
  25     parameter integer MEM_BA_SIZE = 3;
  26     parameter integer MEM_BURST_LEN = 8;
  27     parameter integer MEM_CAS_LATENCY = 4;
  28     parameter integer MEM_CA_SIZE = 11;
  29     parameter MEM_DDR1_2_ODS = "FULL";
  30     parameter MEM_DDR2_3_HIGH_TEMP_SR = "NORMAL";
  31     parameter MEM_DDR2_3_PA_SR = "FULL";
  32     parameter integer MEM_DDR2_ADD_LATENCY = 0;
  33     parameter MEM_DDR2_DIFF_DQS_EN = "YES";
  34     parameter MEM_DDR2_RTT = "50OHMS";
  35     parameter integer MEM_DDR2_WRT_RECOVERY = 4;
  36     parameter MEM_DDR3_ADD_LATENCY = "OFF";
  37     parameter MEM_DDR3_AUTO_SR = "ENABLED";
  38     parameter integer MEM_DDR3_CAS_LATENCY = 7;
  39     parameter integer MEM_DDR3_CAS_WR_LATENCY = 5;
  40     parameter MEM_DDR3_DYN_WRT_ODT = "OFF";
  41     parameter MEM_DDR3_ODS = "DIV7";
  42     parameter MEM_DDR3_RTT = "DIV2";
  43     parameter integer MEM_DDR3_WRT_RECOVERY = 7;
  44     parameter MEM_MDDR_ODS = "FULL";
  45     parameter MEM_MOBILE_PA_SR = "FULL";
  46     parameter integer MEM_MOBILE_TC_SR = 0;
  47     parameter integer MEM_RAS_VAL = 0;
  48     parameter integer MEM_RA_SIZE = 13;
  49     parameter integer MEM_RCD_VAL = 1;
  50     parameter integer MEM_REFI_VAL = 0;
  51     parameter integer MEM_RFC_VAL = 0;
  52     parameter integer MEM_RP_VAL = 0;
  53     parameter integer MEM_RTP_VAL = 0;
  54     parameter MEM_TYPE = "DDR3";
  55     parameter integer MEM_WIDTH = 4;
  56     parameter integer MEM_WR_VAL = 0;
  57     parameter integer MEM_WTR_VAL = 3;
  58     parameter PORT_CONFIG = "B32_B32_B32_B32";
  59     output CAS;
  60     output CKE;
  61     output DQIOWEN0;
  62     output DQSIOWEN90N;
  63     output DQSIOWEN90P;
  64     output IOIDRPADD;
  65     output IOIDRPBROADCAST;
  66     output IOIDRPCLK;
  67     output IOIDRPCS;
  68     output IOIDRPSDO;
  69     output IOIDRPTRAIN;
  70     output IOIDRPUPDATE;
  71     output LDMN;
  72     output LDMP;
  73     output ODT;
  74     output P0CMDEMPTY;
  75     output P0CMDFULL;
  76     output P0RDEMPTY;
  77     output P0RDERROR;
  78     output P0RDFULL;
  79     output P0RDOVERFLOW;
  80     output P0WREMPTY;
  81     output P0WRERROR;
  82     output P0WRFULL;
  83     output P0WRUNDERRUN;
  84     output P1CMDEMPTY;
  85     output P1CMDFULL;
  86     output P1RDEMPTY;
  87     output P1RDERROR;
  88     output P1RDFULL;
  89     output P1RDOVERFLOW;
  90     output P1WREMPTY;
  91     output P1WRERROR;
  92     output P1WRFULL;
  93     output P1WRUNDERRUN;
  94     output P2CMDEMPTY;
  95     output P2CMDFULL;
  96     output P2EMPTY;
  97     output P2ERROR;
  98     output P2FULL;
  99     output P2RDOVERFLOW;
 100     output P2WRUNDERRUN;
 101     output P3CMDEMPTY;
 102     output P3CMDFULL;
 103     output P3EMPTY;
 104     output P3ERROR;
 105     output P3FULL;
 106     output P3RDOVERFLOW;
 107     output P3WRUNDERRUN;
 108     output P4CMDEMPTY;
 109     output P4CMDFULL;
 110     output P4EMPTY;
 111     output P4ERROR;
 112     output P4FULL;
 113     output P4RDOVERFLOW;
 114     output P4WRUNDERRUN;
 115     output P5CMDEMPTY;
 116     output P5CMDFULL;
 117     output P5EMPTY;
 118     output P5ERROR;
 119     output P5FULL;
 120     output P5RDOVERFLOW;
 121     output P5WRUNDERRUN;
 122     output RAS;
 123     output RST;
 124     output SELFREFRESHMODE;
 125     output UDMN;
 126     output UDMP;
 127     output UOCALSTART;
 128     output UOCMDREADYIN;
 129     output UODATAVALID;
 130     output UODONECAL;
 131     output UOREFRSHFLAG;
 132     output UOSDO;
 133     output WE;
 134     output [14:0] ADDR;
 135     output [15:0] DQON;
 136     output [15:0] DQOP;
 137     output [2:0] BA;
 138     output [31:0] P0RDDATA;
 139     output [31:0] P1RDDATA;
 140     output [31:0] P2RDDATA;
 141     output [31:0] P3RDDATA;
 142     output [31:0] P4RDDATA;
 143     output [31:0] P5RDDATA;
 144     output [31:0] STATUS;
 145     output [4:0] IOIDRPADDR;
 146     output [6:0] P0RDCOUNT;
 147     output [6:0] P0WRCOUNT;
 148     output [6:0] P1RDCOUNT;
 149     output [6:0] P1WRCOUNT;
 150     output [6:0] P2COUNT;
 151     output [6:0] P3COUNT;
 152     output [6:0] P4COUNT;
 153     output [6:0] P5COUNT;
 154     output [7:0] UODATA;
 155     input DQSIOIN;
 156     input DQSIOIP;
 157     input IOIDRPSDI;
 158     input P0ARBEN;
 159     input P0CMDCLK;
 160     input P0CMDEN;
 161     input P0RDCLK;
 162     input P0RDEN;
 163     input P0WRCLK;
 164     input P0WREN;
 165     input P1ARBEN;
 166     input P1CMDCLK;
 167     input P1CMDEN;
 168     input P1RDCLK;
 169     input P1RDEN;
 170     input P1WRCLK;
 171     input P1WREN;
 172     input P2ARBEN;
 173     input P2CLK;
 174     input P2CMDCLK;
 175     input P2CMDEN;
 176     input P2EN;
 177     input P3ARBEN;
 178     input P3CLK;
 179     input P3CMDCLK;
 180     input P3CMDEN;
 181     input P3EN;
 182     input P4ARBEN;
 183     input P4CLK;
 184     input P4CMDCLK;
 185     input P4CMDEN;
 186     input P4EN;
 187     input P5ARBEN;
 188     input P5CLK;
 189     input P5CMDCLK;
 190     input P5CMDEN;
 191     input P5EN;
 192     input PLLLOCK;
 193     input RECAL;
 194     input SELFREFRESHENTER;
 195     input SYSRST;
 196     input UDQSIOIN;
 197     input UDQSIOIP;
 198     input UIADD;
 199     input UIBROADCAST;
 200     input UICLK;
 201     input UICMD;
 202     input UICMDEN;
 203     input UICMDIN;
 204     input UICS;
 205     input UIDONECAL;
 206     input UIDQLOWERDEC;
 207     input UIDQLOWERINC;
 208     input UIDQUPPERDEC;
 209     input UIDQUPPERINC;
 210     input UIDRPUPDATE;
 211     input UILDQSDEC;
 212     input UILDQSINC;
 213     input UIREAD;
 214     input UISDI;
 215     input UIUDQSDEC;
 216     input UIUDQSINC;
 217     input [11:0] P0CMDCA;
 218     input [11:0] P1CMDCA;
 219     input [11:0] P2CMDCA;
 220     input [11:0] P3CMDCA;
 221     input [11:0] P4CMDCA;
 222     input [11:0] P5CMDCA;
 223     input [14:0] P0CMDRA;
 224     input [14:0] P1CMDRA;
 225     input [14:0] P2CMDRA;
 226     input [14:0] P3CMDRA;
 227     input [14:0] P4CMDRA;
 228     input [14:0] P5CMDRA;
 229     input [15:0] DQI;
 230     input [1:0] PLLCE;
 231     input [1:0] PLLCLK;
 232     input [2:0] P0CMDBA;
 233     input [2:0] P0CMDINSTR;
 234     input [2:0] P1CMDBA;
 235     input [2:0] P1CMDINSTR;
 236     input [2:0] P2CMDBA;
 237     input [2:0] P2CMDINSTR;
 238     input [2:0] P3CMDBA;
 239     input [2:0] P3CMDINSTR;
 240     input [2:0] P4CMDBA;
 241     input [2:0] P4CMDINSTR;
 242     input [2:0] P5CMDBA;
 243     input [2:0] P5CMDINSTR;
 244     input [31:0] P0WRDATA;
 245     input [31:0] P1WRDATA;
 246     input [31:0] P2WRDATA;
 247     input [31:0] P3WRDATA;
 248     input [31:0] P4WRDATA;
 249     input [31:0] P5WRDATA;
 250     input [3:0] P0RWRMASK;
 251     input [3:0] P1RWRMASK;
 252     input [3:0] P2WRMASK;
 253     input [3:0] P3WRMASK;
 254     input [3:0] P4WRMASK;
 255     input [3:0] P5WRMASK;
 256     input [3:0] UIDQCOUNT;
 257     input [4:0] UIADDR;
 258     input [5:0] P0CMDBL;
 259     input [5:0] P1CMDBL;
 260     input [5:0] P2CMDBL;
 261     input [5:0] P3CMDBL;
 262     input [5:0] P4CMDBL;
 263     input [5:0] P5CMDBL;
 264 endmodule
 265
 266 module PCIE_A1 (...);
 267     parameter [31:0] BAR0 = 32'h00000000;
 268     parameter [31:0] BAR1 = 32'h00000000;
 269     parameter [31:0] BAR2 = 32'h00000000;
 270     parameter [31:0] BAR3 = 32'h00000000;
 271     parameter [31:0] BAR4 = 32'h00000000;
 272     parameter [31:0] BAR5 = 32'h00000000;
 273     parameter [31:0] CARDBUS_CIS_POINTER = 32'h00000000;
 274     parameter [23:0] CLASS_CODE = 24'h000000;
 275     parameter integer DEV_CAP_ENDPOINT_L0S_LATENCY = 7;
 276     parameter integer DEV_CAP_ENDPOINT_L1_LATENCY = 7;
 277     parameter DEV_CAP_EXT_TAG_SUPPORTED = "FALSE";
 278     parameter integer DEV_CAP_MAX_PAYLOAD_SUPPORTED = 2;
 279     parameter integer DEV_CAP_PHANTOM_FUNCTIONS_SUPPORT = 0;
 280     parameter DEV_CAP_ROLE_BASED_ERROR = "TRUE";
 281     parameter DISABLE_BAR_FILTERING = "FALSE";
 282     parameter DISABLE_ID_CHECK = "FALSE";
 283     parameter DISABLE_SCRAMBLING = "FALSE";
 284     parameter ENABLE_RX_TD_ECRC_TRIM = "FALSE";
 285     parameter [21:0] EXPANSION_ROM = 22'h000000;
 286     parameter FAST_TRAIN = "FALSE";
 287     parameter integer GTP_SEL = 0;
 288     parameter integer LINK_CAP_ASPM_SUPPORT = 1;
 289     parameter integer LINK_CAP_L0S_EXIT_LATENCY = 7;
 290     parameter integer LINK_CAP_L1_EXIT_LATENCY = 7;
 291     parameter LINK_STATUS_SLOT_CLOCK_CONFIG = "FALSE";
 292     parameter [14:0] LL_ACK_TIMEOUT = 15'h0204;
 293     parameter LL_ACK_TIMEOUT_EN = "FALSE";
 294     parameter [14:0] LL_REPLAY_TIMEOUT = 15'h060D;
 295     parameter LL_REPLAY_TIMEOUT_EN = "FALSE";
 296     parameter integer MSI_CAP_MULTIMSGCAP = 0;
 297     parameter integer MSI_CAP_MULTIMSG_EXTENSION = 0;
 298     parameter [3:0] PCIE_CAP_CAPABILITY_VERSION = 4'h1;
 299     parameter [3:0] PCIE_CAP_DEVICE_PORT_TYPE = 4'h0;
 300     parameter [4:0] PCIE_CAP_INT_MSG_NUM = 5'b00000;
 301     parameter PCIE_CAP_SLOT_IMPLEMENTED = "FALSE";
 302     parameter [11:0] PCIE_GENERIC = 12'h000;
 303     parameter PLM_AUTO_CONFIG = "FALSE";
 304     parameter integer PM_CAP_AUXCURRENT = 0;
 305     parameter PM_CAP_D1SUPPORT = "TRUE";
 306     parameter PM_CAP_D2SUPPORT = "TRUE";
 307     parameter PM_CAP_DSI = "FALSE";
 308     parameter [4:0] PM_CAP_PMESUPPORT = 5'b01111;
 309     parameter PM_CAP_PME_CLOCK = "FALSE";
 310     parameter integer PM_CAP_VERSION = 3;
 311     parameter [7:0] PM_DATA0 = 8'h1E;
 312     parameter [7:0] PM_DATA1 = 8'h1E;
 313     parameter [7:0] PM_DATA2 = 8'h1E;
 314     parameter [7:0] PM_DATA3 = 8'h1E;
 315     parameter [7:0] PM_DATA4 = 8'h1E;
 316     parameter [7:0] PM_DATA5 = 8'h1E;
 317     parameter [7:0] PM_DATA6 = 8'h1E;
 318     parameter [7:0] PM_DATA7 = 8'h1E;
 319     parameter [1:0] PM_DATA_SCALE0 = 2'b01;
 320     parameter [1:0] PM_DATA_SCALE1 = 2'b01;
 321     parameter [1:0] PM_DATA_SCALE2 = 2'b01;
 322     parameter [1:0] PM_DATA_SCALE3 = 2'b01;
 323     parameter [1:0] PM_DATA_SCALE4 = 2'b01;
 324     parameter [1:0] PM_DATA_SCALE5 = 2'b01;
 325     parameter [1:0] PM_DATA_SCALE6 = 2'b01;
 326     parameter [1:0] PM_DATA_SCALE7 = 2'b01;
 327     parameter SIM_VERSION = "1.0";
 328     parameter SLOT_CAP_ATT_BUTTON_PRESENT = "FALSE";
 329     parameter SLOT_CAP_ATT_INDICATOR_PRESENT = "FALSE";
 330     parameter SLOT_CAP_POWER_INDICATOR_PRESENT = "FALSE";
 331     parameter integer TL_RX_RAM_RADDR_LATENCY = 1;
 332     parameter integer TL_RX_RAM_RDATA_LATENCY = 2;
 333     parameter integer TL_RX_RAM_WRITE_LATENCY = 0;
 334     parameter TL_TFC_DISABLE = "FALSE";
 335     parameter TL_TX_CHECKS_DISABLE = "FALSE";
 336     parameter integer TL_TX_RAM_RADDR_LATENCY = 0;
 337     parameter integer TL_TX_RAM_RDATA_LATENCY = 2;
 338     parameter USR_CFG = "FALSE";
 339     parameter USR_EXT_CFG = "FALSE";
 340     parameter VC0_CPL_INFINITE = "TRUE";
 341     parameter [11:0] VC0_RX_RAM_LIMIT = 12'h01E;
 342     parameter integer VC0_TOTAL_CREDITS_CD = 104;
 343     parameter integer VC0_TOTAL_CREDITS_CH = 36;
 344     parameter integer VC0_TOTAL_CREDITS_NPH = 8;
 345     parameter integer VC0_TOTAL_CREDITS_PD = 288;
 346     parameter integer VC0_TOTAL_CREDITS_PH = 32;
 347     parameter integer VC0_TX_LASTPACKET = 31;
 348     output CFGCOMMANDBUSMASTERENABLE;
 349     output CFGCOMMANDINTERRUPTDISABLE;
 350     output CFGCOMMANDIOENABLE;
 351     output CFGCOMMANDMEMENABLE;
 352     output CFGCOMMANDSERREN;
 353     output CFGDEVCONTROLAUXPOWEREN;
 354     output CFGDEVCONTROLCORRERRREPORTINGEN;
 355     output CFGDEVCONTROLENABLERO;
 356     output CFGDEVCONTROLEXTTAGEN;
 357     output CFGDEVCONTROLFATALERRREPORTINGEN;
 358     output CFGDEVCONTROLNONFATALREPORTINGEN;
 359     output CFGDEVCONTROLNOSNOOPEN;
 360     output CFGDEVCONTROLPHANTOMEN;
 361     output CFGDEVCONTROLURERRREPORTINGEN;
 362     output CFGDEVSTATUSCORRERRDETECTED;
 363     output CFGDEVSTATUSFATALERRDETECTED;
 364     output CFGDEVSTATUSNONFATALERRDETECTED;
 365     output CFGDEVSTATUSURDETECTED;
 366     output CFGERRCPLRDYN;
 367     output CFGINTERRUPTMSIENABLE;
 368     output CFGINTERRUPTRDYN;
 369     output CFGLINKCONTOLRCB;
 370     output CFGLINKCONTROLCOMMONCLOCK;
 371     output CFGLINKCONTROLEXTENDEDSYNC;
 372     output CFGRDWRDONEN;
 373     output CFGTOTURNOFFN;
 374     output DBGBADDLLPSTATUS;
 375     output DBGBADTLPLCRC;
 376     output DBGBADTLPSEQNUM;
 377     output DBGBADTLPSTATUS;
 378     output DBGDLPROTOCOLSTATUS;
 379     output DBGFCPROTOCOLERRSTATUS;
 380     output DBGMLFRMDLENGTH;
 381     output DBGMLFRMDMPS;
 382     output DBGMLFRMDTCVC;
 383     output DBGMLFRMDTLPSTATUS;
 384     output DBGMLFRMDUNRECTYPE;
 385     output DBGPOISTLPSTATUS;
 386     output DBGRCVROVERFLOWSTATUS;
 387     output DBGREGDETECTEDCORRECTABLE;
 388     output DBGREGDETECTEDFATAL;
 389     output DBGREGDETECTEDNONFATAL;
 390     output DBGREGDETECTEDUNSUPPORTED;
 391     output DBGRPLYROLLOVERSTATUS;
 392     output DBGRPLYTIMEOUTSTATUS;
 393     output DBGURNOBARHIT;
 394     output DBGURPOISCFGWR;
 395     output DBGURSTATUS;
 396     output DBGURUNSUPMSG;
 397     output MIMRXREN;
 398     output MIMRXWEN;
 399     output MIMTXREN;
 400     output MIMTXWEN;
 401     output PIPEGTTXELECIDLEA;
 402     output PIPEGTTXELECIDLEB;
 403     output PIPERXPOLARITYA;
 404     output PIPERXPOLARITYB;
 405     output PIPERXRESETA;
 406     output PIPERXRESETB;
 407     output PIPETXRCVRDETA;
 408     output PIPETXRCVRDETB;
 409     output RECEIVEDHOTRESET;
 410     output TRNLNKUPN;
 411     output TRNREOFN;
 412     output TRNRERRFWDN;
 413     output TRNRSOFN;
 414     output TRNRSRCDSCN;
 415     output TRNRSRCRDYN;
 416     output TRNTCFGREQN;
 417     output TRNTDSTRDYN;
 418     output TRNTERRDROPN;
 419     output USERRSTN;
 420     output [11:0] MIMRXRADDR;
 421     output [11:0] MIMRXWADDR;
 422     output [11:0] MIMTXRADDR;
 423     output [11:0] MIMTXWADDR;
 424     output [11:0] TRNFCCPLD;
 425     output [11:0] TRNFCNPD;
 426     output [11:0] TRNFCPD;
 427     output [15:0] PIPETXDATAA;
 428     output [15:0] PIPETXDATAB;
 429     output [1:0] CFGLINKCONTROLASPMCONTROL;
 430     output [1:0] PIPEGTPOWERDOWNA;
 431     output [1:0] PIPEGTPOWERDOWNB;
 432     output [1:0] PIPETXCHARDISPMODEA;
 433     output [1:0] PIPETXCHARDISPMODEB;
 434     output [1:0] PIPETXCHARDISPVALA;
 435     output [1:0] PIPETXCHARDISPVALB;
 436     output [1:0] PIPETXCHARISKA;
 437     output [1:0] PIPETXCHARISKB;
 438     output [2:0] CFGDEVCONTROLMAXPAYLOAD;
 439     output [2:0] CFGDEVCONTROLMAXREADREQ;
 440     output [2:0] CFGFUNCTIONNUMBER;
 441     output [2:0] CFGINTERRUPTMMENABLE;
 442     output [2:0] CFGPCIELINKSTATEN;
 443     output [31:0] CFGDO;
 444     output [31:0] TRNRD;
 445     output [34:0] MIMRXWDATA;
 446     output [35:0] MIMTXWDATA;
 447     output [4:0] CFGDEVICENUMBER;
 448     output [4:0] CFGLTSSMSTATE;
 449     output [5:0] TRNTBUFAV;
 450     output [6:0] TRNRBARHITN;
 451     output [7:0] CFGBUSNUMBER;
 452     output [7:0] CFGINTERRUPTDO;
 453     output [7:0] TRNFCCPLH;
 454     output [7:0] TRNFCNPH;
 455     output [7:0] TRNFCPH;
 456     input CFGERRCORN;
 457     input CFGERRCPLABORTN;
 458     input CFGERRCPLTIMEOUTN;
 459     input CFGERRECRCN;
 460     input CFGERRLOCKEDN;
 461     input CFGERRPOSTEDN;
 462     input CFGERRURN;
 463     input CFGINTERRUPTASSERTN;
 464     input CFGINTERRUPTN;
 465     input CFGPMWAKEN;
 466     input CFGRDENN;
 467     input CFGTRNPENDINGN;
 468     input CFGTURNOFFOKN;
 469     input CLOCKLOCKED;
 470     input MGTCLK;
 471     input PIPEGTRESETDONEA;
 472     input PIPEGTRESETDONEB;
 473     input PIPEPHYSTATUSA;
 474     input PIPEPHYSTATUSB;
 475     input PIPERXENTERELECIDLEA;
 476     input PIPERXENTERELECIDLEB;
 477     input SYSRESETN;
 478     input TRNRDSTRDYN;
 479     input TRNRNPOKN;
 480     input TRNTCFGGNTN;
 481     input TRNTEOFN;
 482     input TRNTERRFWDN;
 483     input TRNTSOFN;
 484     input TRNTSRCDSCN;
 485     input TRNTSRCRDYN;
 486     input TRNTSTRN;
 487     input USERCLK;
 488     input [15:0] CFGDEVID;
 489     input [15:0] CFGSUBSYSID;
 490     input [15:0] CFGSUBSYSVENID;
 491     input [15:0] CFGVENID;
 492     input [15:0] PIPERXDATAA;
 493     input [15:0] PIPERXDATAB;
 494     input [1:0] PIPERXCHARISKA;
 495     input [1:0] PIPERXCHARISKB;
 496     input [2:0] PIPERXSTATUSA;
 497     input [2:0] PIPERXSTATUSB;
 498     input [2:0] TRNFCSEL;
 499     input [31:0] TRNTD;
 500     input [34:0] MIMRXRDATA;
 501     input [35:0] MIMTXRDATA;
 502     input [47:0] CFGERRTLPCPLHEADER;
 503     input [63:0] CFGDSN;
 504     input [7:0] CFGINTERRUPTDI;
 505     input [7:0] CFGREVID;
 506     input [9:0] CFGDWADDR;
 507 endmodule
 508
 509 module DSP48A1 (...);
 510     parameter integer A0REG = 0;
 511     parameter integer A1REG = 1;
 512     parameter integer B0REG = 0;
 513     parameter integer B1REG = 1;
 514     parameter integer CARRYINREG = 1;
 515     parameter integer CARRYOUTREG = 1;
 516     parameter CARRYINSEL = "OPMODE5";
 517     parameter integer CREG = 1;
 518     parameter integer DREG = 1;
 519     parameter integer MREG = 1;
 520     parameter integer OPMODEREG = 1;
 521     parameter integer PREG = 1;
 522     parameter RSTTYPE = "SYNC";
 523     output [17:0] BCOUT;
 524     output CARRYOUT;
 525     output CARRYOUTF;
 526     output [35:0] M;
 527     output [47:0] P;
 528     output [47:0] PCOUT;
 529     input [17:0] A;
 530     input [17:0] B;
 531     input [47:0] C;
 532     input CARRYIN;
 533     input CEA;
 534     input CEB;
 535     input CEC;
 536     input CECARRYIN;
 537     input CED;
 538     input CEM;
 539     input CEOPMODE;
 540     input CEP;
 541     (* clkbuf_sink *)
 542     input CLK;
 543     input [17:0] D;
 544     input [7:0] OPMODE;
 545     input [47:0] PCIN;
 546     input RSTA;
 547     input RSTB;
 548     input RSTC;
 549     input RSTCARRYIN;
 550     input RSTD;
 551     input RSTM;
 552     input RSTOPMODE;
 553     input RSTP;
 554 endmodule
 555
 556 module BUFGCE (...);
 557     parameter CE_TYPE = "SYNC";
 558     parameter [0:0] IS_CE_INVERTED = 1'b0;
 559     parameter [0:0] IS_I_INVERTED = 1'b0;
 560     (* clkbuf_driver *)
 561     output O;
 562     (* invertible_pin = "IS_CE_INVERTED" *)
 563     input CE;
 564     (* invertible_pin = "IS_I_INVERTED" *)
 565     input I;
 566 endmodule
 567
 568 module BUFGCE_1 (...);
 569     (* clkbuf_driver *)
 570     output O;
 571     input CE;
 572     input I;
 573 endmodule
 574
 575 module BUFGMUX (...);
 576     parameter CLK_SEL_TYPE = "SYNC";
 577     (* clkbuf_driver *)
 578     output O;
 579     input I0;
 580     input I1;
 581     input S;
 582 endmodule
 583
 584 module BUFGMUX_1 (...);
 585     parameter CLK_SEL_TYPE = "SYNC";
 586     (* clkbuf_driver *)
 587     output O;
 588     input I0;
 589     input I1;
 590     input S;
 591 endmodule
 592
 593 module BUFH (...);
 594     (* clkbuf_driver *)
 595     output O;
 596     input I;
 597 endmodule
 598
 599 module BUFIO2 (...);
 600     parameter DIVIDE_BYPASS = "TRUE";
 601     parameter integer DIVIDE = 1;
 602     parameter I_INVERT = "FALSE";
 603     parameter USE_DOUBLER = "FALSE";
 604     (* clkbuf_driver *)
 605     output DIVCLK;
 606     (* clkbuf_driver *)
 607     output IOCLK;
 608     output SERDESSTROBE;
 609     input I;
 610 endmodule
 611
 612 module BUFIO2_2CLK (...);
 613     parameter integer DIVIDE = 2;
 614     (* clkbuf_driver *)
 615     output DIVCLK;
 616     (* clkbuf_driver *)
 617     output IOCLK;
 618     output SERDESSTROBE;
 619     input I;
 620     input IB;
 621 endmodule
 622
 623 module BUFIO2FB (...);
 624     parameter DIVIDE_BYPASS = "TRUE";
 625     (* clkbuf_driver *)
 626     output O;
 627     input I;
 628 endmodule
 629
 630 module BUFPLL_MCB (...);
 631     parameter integer DIVIDE = 2;
 632     parameter LOCK_SRC = "LOCK_TO_0";
 633     (* clkbuf_driver *)
 634     output IOCLK0;
 635     (* clkbuf_driver *)
 636     output IOCLK1;
 637     output LOCK;
 638     output SERDESSTROBE0;
 639     output SERDESSTROBE1;
 640     input GCLK;
 641     input LOCKED;
 642     input PLLIN0;
 643     input PLLIN1;
 644 endmodule
 645
 646 module DCM_CLKGEN (...);
 647     parameter SPREAD_SPECTRUM = "NONE";
 648     parameter STARTUP_WAIT = "FALSE";
 649     parameter integer CLKFXDV_DIVIDE = 2;
 650     parameter integer CLKFX_DIVIDE = 1;
 651     parameter integer CLKFX_MULTIPLY = 4;
 652     parameter real CLKFX_MD_MAX = 0.0;
 653     parameter real CLKIN_PERIOD = 0.0;
 654     output CLKFX180;
 655     output CLKFX;
 656     output CLKFXDV;
 657     output LOCKED;
 658     output PROGDONE;
 659     output [2:1] STATUS;
 660     input CLKIN;
 661     input FREEZEDCM;
 662     input PROGCLK;
 663     input PROGDATA;
 664     input PROGEN;
 665     input RST;
 666 endmodule
 667
 668 module DCM_SP (...);
 669     parameter real CLKDV_DIVIDE = 2.0;
 670     parameter integer CLKFX_DIVIDE = 1;
 671     parameter integer CLKFX_MULTIPLY = 4;
 672     parameter CLKIN_DIVIDE_BY_2 = "FALSE";
 673     parameter real CLKIN_PERIOD = 10.0;
 674     parameter CLKOUT_PHASE_SHIFT = "NONE";
 675     parameter CLK_FEEDBACK = "1X";
 676     parameter DESKEW_ADJUST = "SYSTEM_SYNCHRONOUS";
 677     parameter DFS_FREQUENCY_MODE = "LOW";
 678     parameter DLL_FREQUENCY_MODE = "LOW";
 679     parameter DSS_MODE = "NONE";
 680     parameter DUTY_CYCLE_CORRECTION = "TRUE";
 681     parameter FACTORY_JF = 16'hC080;
 682     parameter integer PHASE_SHIFT = 0;
 683     parameter STARTUP_WAIT = "FALSE";
 684     input CLKFB;
 685     input CLKIN;
 686     input DSSEN;
 687     input PSCLK;
 688     input PSEN;
 689     input PSINCDEC;
 690     input RST;
 691     output CLK0;
 692     output CLK180;
 693     output CLK270;
 694     output CLK2X;
 695     output CLK2X180;
 696     output CLK90;
 697     output CLKDV;
 698     output CLKFX;
 699     output CLKFX180;
 700     output LOCKED;
 701     output PSDONE;
 702     output [7:0] STATUS;
 703 endmodule
 704
 705 module PLL_BASE (...);
 706     parameter BANDWIDTH = "OPTIMIZED";
 707     parameter integer CLKFBOUT_MULT = 1;
 708     parameter real CLKFBOUT_PHASE = 0.0;
 709     parameter real CLKIN_PERIOD = 0.000;
 710     parameter integer CLKOUT0_DIVIDE = 1;
 711     parameter real CLKOUT0_DUTY_CYCLE = 0.5;
 712     parameter real CLKOUT0_PHASE = 0.0;
 713     parameter integer CLKOUT1_DIVIDE = 1;
 714     parameter real CLKOUT1_DUTY_CYCLE = 0.5;
 715     parameter real CLKOUT1_PHASE = 0.0;
 716     parameter integer CLKOUT2_DIVIDE = 1;
 717     parameter real CLKOUT2_DUTY_CYCLE = 0.5;
 718     parameter real CLKOUT2_PHASE = 0.0;
 719     parameter integer CLKOUT3_DIVIDE = 1;
 720     parameter real CLKOUT3_DUTY_CYCLE = 0.5;
 721     parameter real CLKOUT3_PHASE = 0.0;
 722     parameter integer CLKOUT4_DIVIDE = 1;
 723     parameter real CLKOUT4_DUTY_CYCLE = 0.5;
 724     parameter real CLKOUT4_PHASE = 0.0;
 725     parameter integer CLKOUT5_DIVIDE = 1;
 726     parameter real CLKOUT5_DUTY_CYCLE = 0.5;
 727     parameter real CLKOUT5_PHASE = 0.0;
 728     parameter CLK_FEEDBACK = "CLKFBOUT";
 729     parameter COMPENSATION = "SYSTEM_SYNCHRONOUS";
 730     parameter integer DIVCLK_DIVIDE = 1;
 731     parameter real REF_JITTER = 0.100;
 732     parameter RESET_ON_LOSS_OF_LOCK = "FALSE";
 733     output CLKFBOUT;
 734     output CLKOUT0;
 735     output CLKOUT1;
 736     output CLKOUT2;
 737     output CLKOUT3;
 738     output CLKOUT4;
 739     output CLKOUT5;
 740     output LOCKED;
 741     input CLKFBIN;
 742     input CLKIN;
 743     input RST;
 744 endmodule
 745
 746 (* keep *)
 747 module BSCAN_SPARTAN6 (...);
 748     parameter integer JTAG_CHAIN = 1;
 749     output CAPTURE;
 750     output DRCK;
 751     output RESET;
 752     output RUNTEST;
 753     output SEL;
 754     output SHIFT;
 755     output TCK;
 756     output TDI;
 757     output TMS;
 758     output UPDATE;
 759     input TDO;
 760 endmodule
 761
 762 module DNA_PORT (...);
 763     parameter [56:0] SIM_DNA_VALUE = 57'h0;
 764     output DOUT;
 765     input CLK;
 766     input DIN;
 767     input READ;
 768     input SHIFT;
 769 endmodule
 770
 771 (* keep *)
 772 module ICAP_SPARTAN6 (...);
 773     parameter DEVICE_ID = 32'h04000093;
 774     parameter SIM_CFG_FILE_NAME = "NONE";
 775     output BUSY;
 776     output [15:0] O;
 777     input CLK;
 778     input CE;
 779     input WRITE;
 780     input [15:0] I;
 781 endmodule
 782
 783 module POST_CRC_INTERNAL (...);
 784     output CRCERROR;
 785 endmodule
 786
 787 (* keep *)
 788 module STARTUP_SPARTAN6 (...);
 789     output CFGCLK;
 790     output CFGMCLK;
 791     output EOS;
 792     input CLK;
 793     input GSR;
 794     input GTS;
 795     input KEYCLEARB;
 796 endmodule
 797
 798 (* keep *)
 799 module SUSPEND_SYNC (...);
 800     output SREQ;
 801     input CLK;
 802     input SACK;
 803 endmodule
 804
 805 module GTPA1_DUAL (...);
 806     parameter AC_CAP_DIS_0 = "TRUE";
 807     parameter AC_CAP_DIS_1 = "TRUE";
 808     parameter integer ALIGN_COMMA_WORD_0 = 1;
 809     parameter integer ALIGN_COMMA_WORD_1 = 1;
 810     parameter integer CB2_INH_CC_PERIOD_0 = 8;
 811     parameter integer CB2_INH_CC_PERIOD_1 = 8;
 812     parameter [4:0] CDR_PH_ADJ_TIME_0 = 5'b01010;
 813     parameter [4:0] CDR_PH_ADJ_TIME_1 = 5'b01010;
 814     parameter integer CHAN_BOND_1_MAX_SKEW_0 = 7;
 815     parameter integer CHAN_BOND_1_MAX_SKEW_1 = 7;
 816     parameter integer CHAN_BOND_2_MAX_SKEW_0 = 1;
 817     parameter integer CHAN_BOND_2_MAX_SKEW_1 = 1;
 818     parameter CHAN_BOND_KEEP_ALIGN_0 = "FALSE";
 819     parameter CHAN_BOND_KEEP_ALIGN_1 = "FALSE";
 820     parameter [9:0] CHAN_BOND_SEQ_1_1_0 = 10'b0101111100;
 821     parameter [9:0] CHAN_BOND_SEQ_1_1_1 = 10'b0101111100;
 822     parameter [9:0] CHAN_BOND_SEQ_1_2_0 = 10'b0001001010;
 823     parameter [9:0] CHAN_BOND_SEQ_1_2_1 = 10'b0001001010;
 824     parameter [9:0] CHAN_BOND_SEQ_1_3_0 = 10'b0001001010;
 825     parameter [9:0] CHAN_BOND_SEQ_1_3_1 = 10'b0001001010;
 826     parameter [9:0] CHAN_BOND_SEQ_1_4_0 = 10'b0110111100;
 827     parameter [9:0] CHAN_BOND_SEQ_1_4_1 = 10'b0110111100;
 828     parameter [3:0] CHAN_BOND_SEQ_1_ENABLE_0 = 4'b1111;
 829     parameter [3:0] CHAN_BOND_SEQ_1_ENABLE_1 = 4'b1111;
 830     parameter [9:0] CHAN_BOND_SEQ_2_1_0 = 10'b0110111100;
 831     parameter [9:0] CHAN_BOND_SEQ_2_1_1 = 10'b0110111100;
 832     parameter [9:0] CHAN_BOND_SEQ_2_2_0 = 10'b0100111100;
 833     parameter [9:0] CHAN_BOND_SEQ_2_2_1 = 10'b0100111100;
 834     parameter [9:0] CHAN_BOND_SEQ_2_3_0 = 10'b0100111100;
 835     parameter [9:0] CHAN_BOND_SEQ_2_3_1 = 10'b0100111100;
 836     parameter [9:0] CHAN_BOND_SEQ_2_4_0 = 10'b0100111100;
 837     parameter [9:0] CHAN_BOND_SEQ_2_4_1 = 10'b0100111100;
 838     parameter [3:0] CHAN_BOND_SEQ_2_ENABLE_0 = 4'b1111;
 839     parameter [3:0] CHAN_BOND_SEQ_2_ENABLE_1 = 4'b1111;
 840     parameter CHAN_BOND_SEQ_2_USE_0 = "FALSE";
 841     parameter CHAN_BOND_SEQ_2_USE_1 = "FALSE";
 842     parameter integer CHAN_BOND_SEQ_LEN_0 = 1;
 843     parameter integer CHAN_BOND_SEQ_LEN_1 = 1;
 844     parameter integer CLK25_DIVIDER_0 = 4;
 845     parameter integer CLK25_DIVIDER_1 = 4;
 846     parameter CLKINDC_B_0 = "TRUE";
 847     parameter CLKINDC_B_1 = "TRUE";
 848     parameter CLKRCV_TRST_0 = "TRUE";
 849     parameter CLKRCV_TRST_1 = "TRUE";
 850     parameter CLK_CORRECT_USE_0 = "TRUE";
 851     parameter CLK_CORRECT_USE_1 = "TRUE";
 852     parameter integer CLK_COR_ADJ_LEN_0 = 1;
 853     parameter integer CLK_COR_ADJ_LEN_1 = 1;
 854     parameter integer CLK_COR_DET_LEN_0 = 1;
 855     parameter integer CLK_COR_DET_LEN_1 = 1;
 856     parameter CLK_COR_INSERT_IDLE_FLAG_0 = "FALSE";
 857     parameter CLK_COR_INSERT_IDLE_FLAG_1 = "FALSE";
 858     parameter CLK_COR_KEEP_IDLE_0 = "FALSE";
 859     parameter CLK_COR_KEEP_IDLE_1 = "FALSE";
 860     parameter integer CLK_COR_MAX_LAT_0 = 20;
 861     parameter integer CLK_COR_MAX_LAT_1 = 20;
 862     parameter integer CLK_COR_MIN_LAT_0 = 18;
 863     parameter integer CLK_COR_MIN_LAT_1 = 18;
 864     parameter CLK_COR_PRECEDENCE_0 = "TRUE";
 865     parameter CLK_COR_PRECEDENCE_1 = "TRUE";
 866     parameter integer CLK_COR_REPEAT_WAIT_0 = 0;
 867     parameter integer CLK_COR_REPEAT_WAIT_1 = 0;
 868     parameter [9:0] CLK_COR_SEQ_1_1_0 = 10'b0100011100;
 869     parameter [9:0] CLK_COR_SEQ_1_1_1 = 10'b0100011100;
 870     parameter [9:0] CLK_COR_SEQ_1_2_0 = 10'b0000000000;
 871     parameter [9:0] CLK_COR_SEQ_1_2_1 = 10'b0000000000;
 872     parameter [9:0] CLK_COR_SEQ_1_3_0 = 10'b0000000000;
 873     parameter [9:0] CLK_COR_SEQ_1_3_1 = 10'b0000000000;
 874     parameter [9:0] CLK_COR_SEQ_1_4_0 = 10'b0000000000;
 875     parameter [9:0] CLK_COR_SEQ_1_4_1 = 10'b0000000000;
 876     parameter [3:0] CLK_COR_SEQ_1_ENABLE_0 = 4'b1111;
 877     parameter [3:0] CLK_COR_SEQ_1_ENABLE_1 = 4'b1111;
 878     parameter [9:0] CLK_COR_SEQ_2_1_0 = 10'b0000000000;
 879     parameter [9:0] CLK_COR_SEQ_2_1_1 = 10'b0000000000;
 880     parameter [9:0] CLK_COR_SEQ_2_2_0 = 10'b0000000000;
 881     parameter [9:0] CLK_COR_SEQ_2_2_1 = 10'b0000000000;
 882     parameter [9:0] CLK_COR_SEQ_2_3_0 = 10'b0000000000;
 883     parameter [9:0] CLK_COR_SEQ_2_3_1 = 10'b0000000000;
 884     parameter [9:0] CLK_COR_SEQ_2_4_0 = 10'b0000000000;
 885     parameter [9:0] CLK_COR_SEQ_2_4_1 = 10'b0000000000;
 886     parameter [3:0] CLK_COR_SEQ_2_ENABLE_0 = 4'b1111;
 887     parameter [3:0] CLK_COR_SEQ_2_ENABLE_1 = 4'b1111;
 888     parameter CLK_COR_SEQ_2_USE_0 = "FALSE";
 889     parameter CLK_COR_SEQ_2_USE_1 = "FALSE";
 890     parameter CLK_OUT_GTP_SEL_0 = "REFCLKPLL0";
 891     parameter CLK_OUT_GTP_SEL_1 = "REFCLKPLL1";
 892     parameter [1:0] CM_TRIM_0 = 2'b00;
 893     parameter [1:0] CM_TRIM_1 = 2'b00;
 894     parameter [9:0] COMMA_10B_ENABLE_0 = 10'b1111111111;
 895     parameter [9:0] COMMA_10B_ENABLE_1 = 10'b1111111111;
 896     parameter [3:0] COM_BURST_VAL_0 = 4'b1111;
 897     parameter [3:0] COM_BURST_VAL_1 = 4'b1111;
 898     parameter DEC_MCOMMA_DETECT_0 = "TRUE";
 899     parameter DEC_MCOMMA_DETECT_1 = "TRUE";
 900     parameter DEC_PCOMMA_DETECT_0 = "TRUE";
 901     parameter DEC_PCOMMA_DETECT_1 = "TRUE";
 902     parameter DEC_VALID_COMMA_ONLY_0 = "TRUE";
 903     parameter DEC_VALID_COMMA_ONLY_1 = "TRUE";
 904     parameter GTP_CFG_PWRUP_0 = "TRUE";
 905     parameter GTP_CFG_PWRUP_1 = "TRUE";
 906     parameter [9:0] MCOMMA_10B_VALUE_0 = 10'b1010000011;
 907     parameter [9:0] MCOMMA_10B_VALUE_1 = 10'b1010000011;
 908     parameter MCOMMA_DETECT_0 = "TRUE";
 909     parameter MCOMMA_DETECT_1 = "TRUE";
 910     parameter [2:0] OOBDETECT_THRESHOLD_0 = 3'b110;
 911     parameter [2:0] OOBDETECT_THRESHOLD_1 = 3'b110;
 912     parameter integer OOB_CLK_DIVIDER_0 = 4;
 913     parameter integer OOB_CLK_DIVIDER_1 = 4;
 914     parameter PCI_EXPRESS_MODE_0 = "FALSE";
 915     parameter PCI_EXPRESS_MODE_1 = "FALSE";
 916     parameter [9:0] PCOMMA_10B_VALUE_0 = 10'b0101111100;
 917     parameter [9:0] PCOMMA_10B_VALUE_1 = 10'b0101111100;
 918     parameter PCOMMA_DETECT_0 = "TRUE";
 919     parameter PCOMMA_DETECT_1 = "TRUE";
 920     parameter [2:0] PLLLKDET_CFG_0 = 3'b101;
 921     parameter [2:0] PLLLKDET_CFG_1 = 3'b101;
 922     parameter [23:0] PLL_COM_CFG_0 = 24'h21680A;
 923     parameter [23:0] PLL_COM_CFG_1 = 24'h21680A;
 924     parameter [7:0] PLL_CP_CFG_0 = 8'h00;
 925     parameter [7:0] PLL_CP_CFG_1 = 8'h00;
 926     parameter integer PLL_DIVSEL_FB_0 = 5;
 927     parameter integer PLL_DIVSEL_FB_1 = 5;
 928     parameter integer PLL_DIVSEL_REF_0 = 2;
 929     parameter integer PLL_DIVSEL_REF_1 = 2;
 930     parameter integer PLL_RXDIVSEL_OUT_0 = 1;
 931     parameter integer PLL_RXDIVSEL_OUT_1 = 1;
 932     parameter PLL_SATA_0 = "FALSE";
 933     parameter PLL_SATA_1 = "FALSE";
 934     parameter PLL_SOURCE_0 = "PLL0";
 935     parameter PLL_SOURCE_1 = "PLL0";
 936     parameter integer PLL_TXDIVSEL_OUT_0 = 1;
 937     parameter integer PLL_TXDIVSEL_OUT_1 = 1;
 938     parameter [26:0] PMA_CDR_SCAN_0 = 27'h6404040;
 939     parameter [26:0] PMA_CDR_SCAN_1 = 27'h6404040;
 940     parameter [35:0] PMA_COM_CFG_EAST = 36'h000008000;
 941     parameter [35:0] PMA_COM_CFG_WEST = 36'h00000A000;
 942     parameter [6:0] PMA_RXSYNC_CFG_0 = 7'h00;
 943     parameter [6:0] PMA_RXSYNC_CFG_1 = 7'h00;
 944     parameter [24:0] PMA_RX_CFG_0 = 25'h05CE048;
 945     parameter [24:0] PMA_RX_CFG_1 = 25'h05CE048;
 946     parameter [19:0] PMA_TX_CFG_0 = 20'h00082;
 947     parameter [19:0] PMA_TX_CFG_1 = 20'h00082;
 948     parameter RCV_TERM_GND_0 = "FALSE";
 949     parameter RCV_TERM_GND_1 = "FALSE";
 950     parameter RCV_TERM_VTTRX_0 = "TRUE";
 951     parameter RCV_TERM_VTTRX_1 = "TRUE";
 952     parameter [7:0] RXEQ_CFG_0 = 8'b01111011;
 953     parameter [7:0] RXEQ_CFG_1 = 8'b01111011;
 954     parameter [0:0] RXPRBSERR_LOOPBACK_0 = 1'b0;
 955     parameter [0:0] RXPRBSERR_LOOPBACK_1 = 1'b0;
 956     parameter RX_BUFFER_USE_0 = "TRUE";
 957     parameter RX_BUFFER_USE_1 = "TRUE";
 958     parameter RX_DECODE_SEQ_MATCH_0 = "TRUE";
 959     parameter RX_DECODE_SEQ_MATCH_1 = "TRUE";
 960     parameter RX_EN_IDLE_HOLD_CDR_0 = "FALSE";
 961     parameter RX_EN_IDLE_HOLD_CDR_1 = "FALSE";
 962     parameter RX_EN_IDLE_RESET_BUF_0 = "TRUE";
 963     parameter RX_EN_IDLE_RESET_BUF_1 = "TRUE";
 964     parameter RX_EN_IDLE_RESET_FR_0 = "TRUE";
 965     parameter RX_EN_IDLE_RESET_FR_1 = "TRUE";
 966     parameter RX_EN_IDLE_RESET_PH_0 = "TRUE";
 967     parameter RX_EN_IDLE_RESET_PH_1 = "TRUE";
 968     parameter RX_EN_MODE_RESET_BUF_0 = "TRUE";
 969     parameter RX_EN_MODE_RESET_BUF_1 = "TRUE";
 970     parameter [3:0] RX_IDLE_HI_CNT_0 = 4'b1000;
 971     parameter [3:0] RX_IDLE_HI_CNT_1 = 4'b1000;
 972     parameter [3:0] RX_IDLE_LO_CNT_0 = 4'b0000;
 973     parameter [3:0] RX_IDLE_LO_CNT_1 = 4'b0000;
 974     parameter RX_LOSS_OF_SYNC_FSM_0 = "FALSE";
 975     parameter RX_LOSS_OF_SYNC_FSM_1 = "FALSE";
 976     parameter integer RX_LOS_INVALID_INCR_0 = 1;
 977     parameter integer RX_LOS_INVALID_INCR_1 = 1;
 978     parameter integer RX_LOS_THRESHOLD_0 = 4;
 979     parameter integer RX_LOS_THRESHOLD_1 = 4;
 980     parameter RX_SLIDE_MODE_0 = "PCS";
 981     parameter RX_SLIDE_MODE_1 = "PCS";
 982     parameter RX_STATUS_FMT_0 = "PCIE";
 983     parameter RX_STATUS_FMT_1 = "PCIE";
 984     parameter RX_XCLK_SEL_0 = "RXREC";
 985     parameter RX_XCLK_SEL_1 = "RXREC";
 986     parameter [2:0] SATA_BURST_VAL_0 = 3'b100;
 987     parameter [2:0] SATA_BURST_VAL_1 = 3'b100;
 988     parameter [2:0] SATA_IDLE_VAL_0 = 3'b011;
 989     parameter [2:0] SATA_IDLE_VAL_1 = 3'b011;
 990     parameter integer SATA_MAX_BURST_0 = 7;
 991     parameter integer SATA_MAX_BURST_1 = 7;
 992     parameter integer SATA_MAX_INIT_0 = 22;
 993     parameter integer SATA_MAX_INIT_1 = 22;
 994     parameter integer SATA_MAX_WAKE_0 = 7;
 995     parameter integer SATA_MAX_WAKE_1 = 7;
 996     parameter integer SATA_MIN_BURST_0 = 4;
 997     parameter integer SATA_MIN_BURST_1 = 4;
 998     parameter integer SATA_MIN_INIT_0 = 12;
 999     parameter integer SATA_MIN_INIT_1 = 12;
1000     parameter integer SATA_MIN_WAKE_0 = 4;
1001     parameter integer SATA_MIN_WAKE_1 = 4;
1002     parameter integer SIM_GTPRESET_SPEEDUP = 0;
1003     parameter SIM_RECEIVER_DETECT_PASS = "FALSE";
1004     parameter [2:0] SIM_REFCLK0_SOURCE = 3'b000;
1005     parameter [2:0] SIM_REFCLK1_SOURCE = 3'b000;
1006     parameter SIM_TX_ELEC_IDLE_LEVEL = "X";
1007     parameter SIM_VERSION = "2.0";
1008     parameter [4:0] TERMINATION_CTRL_0 = 5'b10100;
1009     parameter [4:0] TERMINATION_CTRL_1 = 5'b10100;
1010     parameter TERMINATION_OVRD_0 = "FALSE";
1011     parameter TERMINATION_OVRD_1 = "FALSE";
1012     parameter [11:0] TRANS_TIME_FROM_P2_0 = 12'h03C;
1013     parameter [11:0] TRANS_TIME_FROM_P2_1 = 12'h03C;
1014     parameter [7:0] TRANS_TIME_NON_P2_0 = 8'h19;
1015     parameter [7:0] TRANS_TIME_NON_P2_1 = 8'h19;
1016     parameter [9:0] TRANS_TIME_TO_P2_0 = 10'h064;
1017     parameter [9:0] TRANS_TIME_TO_P2_1 = 10'h064;
1018     parameter [31:0] TST_ATTR_0 = 32'h00000000;
1019     parameter [31:0] TST_ATTR_1 = 32'h00000000;
1020     parameter [2:0] TXRX_INVERT_0 = 3'b011;
1021     parameter [2:0] TXRX_INVERT_1 = 3'b011;
1022     parameter TX_BUFFER_USE_0 = "FALSE";
1023     parameter TX_BUFFER_USE_1 = "FALSE";
1024     parameter [13:0] TX_DETECT_RX_CFG_0 = 14'h1832;
1025     parameter [13:0] TX_DETECT_RX_CFG_1 = 14'h1832;
1026     parameter [2:0] TX_IDLE_DELAY_0 = 3'b011;
1027     parameter [2:0] TX_IDLE_DELAY_1 = 3'b011;
1028     parameter [1:0] TX_TDCC_CFG_0 = 2'b00;
1029     parameter [1:0] TX_TDCC_CFG_1 = 2'b00;
1030     parameter TX_XCLK_SEL_0 = "TXUSR";
1031     parameter TX_XCLK_SEL_1 = "TXUSR";
1032     output DRDY;
1033     output PHYSTATUS0;
1034     output PHYSTATUS1;
1035     output PLLLKDET0;
1036     output PLLLKDET1;
1037     output REFCLKOUT0;
1038     output REFCLKOUT1;
1039     output REFCLKPLL0;
1040     output REFCLKPLL1;
1041     output RESETDONE0;
1042     output RESETDONE1;
1043     output RXBYTEISALIGNED0;
1044     output RXBYTEISALIGNED1;
1045     output RXBYTEREALIGN0;
1046     output RXBYTEREALIGN1;
1047     output RXCHANBONDSEQ0;
1048     output RXCHANBONDSEQ1;
1049     output RXCHANISALIGNED0;
1050     output RXCHANISALIGNED1;
1051     output RXCHANREALIGN0;
1052     output RXCHANREALIGN1;
1053     output RXCOMMADET0;
1054     output RXCOMMADET1;
1055     output RXELECIDLE0;
1056     output RXELECIDLE1;
1057     output RXPRBSERR0;
1058     output RXPRBSERR1;
1059     output RXRECCLK0;
1060     output RXRECCLK1;
1061     output RXVALID0;
1062     output RXVALID1;
1063     output TXN0;
1064     output TXN1;
1065     output TXOUTCLK0;
1066     output TXOUTCLK1;
1067     output TXP0;
1068     output TXP1;
1069     output [15:0] DRPDO;
1070     output [1:0] GTPCLKFBEAST;
1071     output [1:0] GTPCLKFBWEST;
1072     output [1:0] GTPCLKOUT0;
1073     output [1:0] GTPCLKOUT1;
1074     output [1:0] RXLOSSOFSYNC0;
1075     output [1:0] RXLOSSOFSYNC1;
1076     output [1:0] TXBUFSTATUS0;
1077     output [1:0] TXBUFSTATUS1;
1078     output [2:0] RXBUFSTATUS0;
1079     output [2:0] RXBUFSTATUS1;
1080     output [2:0] RXCHBONDO;
1081     output [2:0] RXCLKCORCNT0;
1082     output [2:0] RXCLKCORCNT1;
1083     output [2:0] RXSTATUS0;
1084     output [2:0] RXSTATUS1;
1085     output [31:0] RXDATA0;
1086     output [31:0] RXDATA1;
1087     output [3:0] RXCHARISCOMMA0;
1088     output [3:0] RXCHARISCOMMA1;
1089     output [3:0] RXCHARISK0;
1090     output [3:0] RXCHARISK1;
1091     output [3:0] RXDISPERR0;
1092     output [3:0] RXDISPERR1;
1093     output [3:0] RXNOTINTABLE0;
1094     output [3:0] RXNOTINTABLE1;
1095     output [3:0] RXRUNDISP0;
1096     output [3:0] RXRUNDISP1;
1097     output [3:0] TXKERR0;
1098     output [3:0] TXKERR1;
1099     output [3:0] TXRUNDISP0;
1100     output [3:0] TXRUNDISP1;
1101     output [4:0] RCALOUTEAST;
1102     output [4:0] RCALOUTWEST;
1103     output [4:0] TSTOUT0;
1104     output [4:0] TSTOUT1;
1105     input CLK00;
1106     input CLK01;
1107     input CLK10;
1108     input CLK11;
1109     input CLKINEAST0;
1110     input CLKINEAST1;
1111     input CLKINWEST0;
1112     input CLKINWEST1;
1113     input DCLK;
1114     input DEN;
1115     input DWE;
1116     input GATERXELECIDLE0;
1117     input GATERXELECIDLE1;
1118     input GCLK00;
1119     input GCLK01;
1120     input GCLK10;
1121     input GCLK11;
1122     input GTPRESET0;
1123     input GTPRESET1;
1124     input IGNORESIGDET0;
1125     input IGNORESIGDET1;
1126     input INTDATAWIDTH0;
1127     input INTDATAWIDTH1;
1128     input PLLCLK00;
1129     input PLLCLK01;
1130     input PLLCLK10;
1131     input PLLCLK11;
1132     input PLLLKDETEN0;
1133     input PLLLKDETEN1;
1134     input PLLPOWERDOWN0;
1135     input PLLPOWERDOWN1;
1136     input PRBSCNTRESET0;
1137     input PRBSCNTRESET1;
1138     input REFCLKPWRDNB0;
1139     input REFCLKPWRDNB1;
1140     input RXBUFRESET0;
1141     input RXBUFRESET1;
1142     input RXCDRRESET0;
1143     input RXCDRRESET1;
1144     input RXCHBONDMASTER0;
1145     input RXCHBONDMASTER1;
1146     input RXCHBONDSLAVE0;
1147     input RXCHBONDSLAVE1;
1148     input RXCOMMADETUSE0;
1149     input RXCOMMADETUSE1;
1150     input RXDEC8B10BUSE0;
1151     input RXDEC8B10BUSE1;
1152     input RXENCHANSYNC0;
1153     input RXENCHANSYNC1;
1154     input RXENMCOMMAALIGN0;
1155     input RXENMCOMMAALIGN1;
1156     input RXENPCOMMAALIGN0;
1157     input RXENPCOMMAALIGN1;
1158     input RXENPMAPHASEALIGN0;
1159     input RXENPMAPHASEALIGN1;
1160     input RXN0;
1161     input RXN1;
1162     input RXP0;
1163     input RXP1;
1164     input RXPMASETPHASE0;
1165     input RXPMASETPHASE1;
1166     input RXPOLARITY0;
1167     input RXPOLARITY1;
1168     input RXRESET0;
1169     input RXRESET1;
1170     input RXSLIDE0;
1171     input RXSLIDE1;
1172     input RXUSRCLK0;
1173     input RXUSRCLK1;
1174     input RXUSRCLK20;
1175     input RXUSRCLK21;
1176     input TSTCLK0;
1177     input TSTCLK1;
1178     input TXCOMSTART0;
1179     input TXCOMSTART1;
1180     input TXCOMTYPE0;
1181     input TXCOMTYPE1;
1182     input TXDETECTRX0;
1183     input TXDETECTRX1;
1184     input TXELECIDLE0;
1185     input TXELECIDLE1;
1186     input TXENC8B10BUSE0;
1187     input TXENC8B10BUSE1;
1188     input TXENPMAPHASEALIGN0;
1189     input TXENPMAPHASEALIGN1;
1190     input TXINHIBIT0;
1191     input TXINHIBIT1;
1192     input TXPDOWNASYNCH0;
1193     input TXPDOWNASYNCH1;
1194     input TXPMASETPHASE0;
1195     input TXPMASETPHASE1;
1196     input TXPOLARITY0;
1197     input TXPOLARITY1;
1198     input TXPRBSFORCEERR0;
1199     input TXPRBSFORCEERR1;
1200     input TXRESET0;
1201     input TXRESET1;
1202     input TXUSRCLK0;
1203     input TXUSRCLK1;
1204     input TXUSRCLK20;
1205     input TXUSRCLK21;
1206     input USRCODEERR0;
1207     input USRCODEERR1;
1208     input [11:0] TSTIN0;
1209     input [11:0] TSTIN1;
1210     input [15:0] DI;
1211     input [1:0] GTPCLKFBSEL0EAST;
1212     input [1:0] GTPCLKFBSEL0WEST;
1213     input [1:0] GTPCLKFBSEL1EAST;
1214     input [1:0] GTPCLKFBSEL1WEST;
1215     input [1:0] RXDATAWIDTH0;
1216     input [1:0] RXDATAWIDTH1;
1217     input [1:0] RXEQMIX0;
1218     input [1:0] RXEQMIX1;
1219     input [1:0] RXPOWERDOWN0;
1220     input [1:0] RXPOWERDOWN1;
1221     input [1:0] TXDATAWIDTH0;
1222     input [1:0] TXDATAWIDTH1;
1223     input [1:0] TXPOWERDOWN0;
1224     input [1:0] TXPOWERDOWN1;
1225     input [2:0] LOOPBACK0;
1226     input [2:0] LOOPBACK1;
1227     input [2:0] REFSELDYPLL0;
1228     input [2:0] REFSELDYPLL1;
1229     input [2:0] RXCHBONDI;
1230     input [2:0] RXENPRBSTST0;
1231     input [2:0] RXENPRBSTST1;
1232     input [2:0] TXBUFDIFFCTRL0;
1233     input [2:0] TXBUFDIFFCTRL1;
1234     input [2:0] TXENPRBSTST0;
1235     input [2:0] TXENPRBSTST1;
1236     input [2:0] TXPREEMPHASIS0;
1237     input [2:0] TXPREEMPHASIS1;
1238     input [31:0] TXDATA0;
1239     input [31:0] TXDATA1;
1240     input [3:0] TXBYPASS8B10B0;
1241     input [3:0] TXBYPASS8B10B1;
1242     input [3:0] TXCHARDISPMODE0;
1243     input [3:0] TXCHARDISPMODE1;
1244     input [3:0] TXCHARDISPVAL0;
1245     input [3:0] TXCHARDISPVAL1;
1246     input [3:0] TXCHARISK0;
1247     input [3:0] TXCHARISK1;
1248     input [3:0] TXDIFFCTRL0;
1249     input [3:0] TXDIFFCTRL1;
1250     input [4:0] RCALINEAST;
1251     input [4:0] RCALINWEST;
1252     input [7:0] DADDR;
1253     input [7:0] GTPTEST0;
1254     input [7:0] GTPTEST1;
1255 endmodule
1256
1257 module IBUFDS (...);
1258     parameter CAPACITANCE = "DONT_CARE";
1259     parameter DIFF_TERM = "FALSE";
1260     parameter DQS_BIAS = "FALSE";
1261     parameter IBUF_DELAY_VALUE = "0";
1262     parameter IBUF_LOW_PWR = "TRUE";
1263     parameter IFD_DELAY_VALUE = "AUTO";
1264     parameter IOSTANDARD = "DEFAULT";
1265     output O;
1266     (* iopad_external_pin *)
1267     input I;
1268     (* iopad_external_pin *)
1269     input IB;
1270 endmodule
1271
1272 module IBUFDS_DIFF_OUT (...);
1273     parameter DIFF_TERM = "FALSE";
1274     parameter DQS_BIAS = "FALSE";
1275     parameter IBUF_LOW_PWR = "TRUE";
1276     parameter IOSTANDARD = "DEFAULT";
1277     output O;
1278     output OB;
1279     (* iopad_external_pin *)
1280     input I;
1281     (* iopad_external_pin *)
1282     input IB;
1283 endmodule
1284
1285 module IBUFG (...);
1286     parameter CAPACITANCE = "DONT_CARE";
1287     parameter IBUF_DELAY_VALUE = "0";
1288     parameter IBUF_LOW_PWR = "TRUE";
1289     parameter IOSTANDARD = "DEFAULT";
1290     output O;
1291     (* iopad_external_pin *)
1292     input I;
1293 endmodule
1294
1295 module IBUFGDS (...);
1296     parameter CAPACITANCE = "DONT_CARE";
1297     parameter DIFF_TERM = "FALSE";
1298     parameter IBUF_DELAY_VALUE = "0";
1299     parameter IBUF_LOW_PWR = "TRUE";
1300     parameter IOSTANDARD = "DEFAULT";
1301     output O;
1302     (* iopad_external_pin *)
1303     input I;
1304     (* iopad_external_pin *)
1305     input IB;
1306 endmodule
1307
1308 module IBUFGDS_DIFF_OUT (...);
1309     parameter DIFF_TERM = "FALSE";
1310     parameter DQS_BIAS = "FALSE";
1311     parameter IBUF_LOW_PWR = "TRUE";
1312     parameter IOSTANDARD = "DEFAULT";
1313     output O;
1314     output OB;
1315     (* iopad_external_pin *)
1316     input I;
1317     (* iopad_external_pin *)
1318     input IB;
1319 endmodule
1320
1321 module IOBUF (...);
1322     parameter integer DRIVE = 12;
1323     parameter IBUF_LOW_PWR = "TRUE";
1324     parameter IOSTANDARD = "DEFAULT";
1325     parameter SLEW = "SLOW";
1326     output O;
1327     (* iopad_external_pin *)
1328     inout IO;
1329     input I;
1330     input T;
1331 endmodule
1332
1333 module IOBUFDS (...);
1334     parameter DIFF_TERM = "FALSE";
1335     parameter DQS_BIAS = "FALSE";
1336     parameter IBUF_LOW_PWR = "TRUE";
1337     parameter IOSTANDARD = "DEFAULT";
1338     parameter SLEW = "SLOW";
1339     output O;
1340     (* iopad_external_pin *)
1341     inout IO;
1342     inout IOB;
1343     input I;
1344     input T;
1345 endmodule
1346
1347 module IODELAY2 (...);
1348     parameter COUNTER_WRAPAROUND = "WRAPAROUND";
1349     parameter DATA_RATE = "SDR";
1350     parameter DELAY_SRC = "IO";
1351     parameter integer IDELAY2_VALUE = 0;
1352     parameter IDELAY_MODE = "NORMAL";
1353     parameter IDELAY_TYPE = "DEFAULT";
1354     parameter integer IDELAY_VALUE = 0;
1355     parameter integer ODELAY_VALUE = 0;
1356     parameter SERDES_MODE = "NONE";
1357     parameter integer SIM_TAPDELAY_VALUE = 75;
1358     output BUSY;
1359     output DATAOUT2;
1360     output DATAOUT;
1361     output DOUT;
1362     output TOUT;
1363     input CAL;
1364     input CE;
1365     (* clkbuf_sink *)
1366     input CLK;
1367     input IDATAIN;
1368     input INC;
1369     (* clkbuf_sink *)
1370     input IOCLK0;
1371     (* clkbuf_sink *)
1372     input IOCLK1;
1373     input ODATAIN;
1374     input RST;
1375     input T;
1376 endmodule
1377
1378 module IODRP2 (...);
1379     parameter DATA_RATE = "SDR";
1380     parameter integer SIM_TAPDELAY_VALUE = 75;
1381     output DATAOUT2;
1382     output DATAOUT;
1383     output DOUT;
1384     output SDO;
1385     output TOUT;
1386     input ADD;
1387     input BKST;
1388     (* clkbuf_sink *)
1389     input CLK;
1390     input CS;
1391     input IDATAIN;
1392     (* clkbuf_sink *)
1393     input IOCLK0;
1394     (* clkbuf_sink *)
1395     input IOCLK1;
1396     input ODATAIN;
1397     input SDI;
1398     input T;
1399 endmodule
1400
1401 module IODRP2_MCB (...);
1402     parameter DATA_RATE = "SDR";
1403     parameter integer IDELAY_VALUE = 0;
1404     parameter integer MCB_ADDRESS = 0;
1405     parameter integer ODELAY_VALUE = 0;
1406     parameter SERDES_MODE = "NONE";
1407     parameter integer SIM_TAPDELAY_VALUE = 75;
1408     output AUXSDO;
1409     output DATAOUT2;
1410     output DATAOUT;
1411     output DOUT;
1412     output DQSOUTN;
1413     output DQSOUTP;
1414     output SDO;
1415     output TOUT;
1416     input ADD;
1417     input AUXSDOIN;
1418     input BKST;
1419     (* clkbuf_sink *)
1420     input CLK;
1421     input CS;
1422     input IDATAIN;
1423     (* clkbuf_sink *)
1424     input IOCLK0;
1425     (* clkbuf_sink *)
1426     input IOCLK1;
1427     input MEMUPDATE;
1428     input ODATAIN;
1429     input SDI;
1430     input T;
1431     input [4:0] AUXADDR;
1432 endmodule
1433
1434 module ISERDES2 (...);
1435     parameter BITSLIP_ENABLE = "FALSE";
1436     parameter DATA_RATE = "SDR";
1437     parameter integer DATA_WIDTH = 1;
1438     parameter INTERFACE_TYPE = "NETWORKING";
1439     parameter SERDES_MODE = "NONE";
1440     output CFB0;
1441     output CFB1;
1442     output DFB;
1443     output FABRICOUT;
1444     output INCDEC;
1445     output Q1;
1446     output Q2;
1447     output Q3;
1448     output Q4;
1449     output SHIFTOUT;
1450     output VALID;
1451     input BITSLIP;
1452     input CE0;
1453     (* clkbuf_sink *)
1454     input CLK0;
1455     (* clkbuf_sink *)
1456     input CLK1;
1457     (* clkbuf_sink *)
1458     input CLKDIV;
1459     input D;
1460     input IOCE;
1461     input RST;
1462     input SHIFTIN;
1463 endmodule
1464
1465 module KEEPER (...);
1466     inout O;
1467 endmodule
1468
1469 module OBUFDS (...);
1470     parameter CAPACITANCE = "DONT_CARE";
1471     parameter IOSTANDARD = "DEFAULT";
1472     parameter SLEW = "SLOW";
1473     (* iopad_external_pin *)
1474     output O;
1475     (* iopad_external_pin *)
1476     output OB;
1477     input I;
1478 endmodule
1479
1480 module OBUFT (...);
1481     parameter CAPACITANCE = "DONT_CARE";
1482     parameter integer DRIVE = 12;
1483     parameter IOSTANDARD = "DEFAULT";
1484     parameter SLEW = "SLOW";
1485     (* iopad_external_pin *)
1486     output O;
1487     input I;
1488     input T;
1489 endmodule
1490
1491 module OBUFTDS (...);
1492     parameter CAPACITANCE = "DONT_CARE";
1493     parameter IOSTANDARD = "DEFAULT";
1494     parameter SLEW = "SLOW";
1495     (* iopad_external_pin *)
1496     output O;
1497     (* iopad_external_pin *)
1498     output OB;
1499     input I;
1500     input T;
1501 endmodule
1502
1503 module OSERDES2 (...);
1504     parameter BYPASS_GCLK_FF = "FALSE";
1505     parameter DATA_RATE_OQ = "DDR";
1506     parameter DATA_RATE_OT = "DDR";
1507     parameter integer DATA_WIDTH = 2;
1508     parameter OUTPUT_MODE = "SINGLE_ENDED";
1509     parameter SERDES_MODE = "NONE";
1510     parameter integer TRAIN_PATTERN = 0;
1511     output OQ;
1512     output SHIFTOUT1;
1513     output SHIFTOUT2;
1514     output SHIFTOUT3;
1515     output SHIFTOUT4;
1516     output TQ;
1517     (* clkbuf_sink *)
1518     input CLK0;
1519     (* clkbuf_sink *)
1520     input CLK1;
1521     (* clkbuf_sink *)
1522     input CLKDIV;
1523     input D1;
1524     input D2;
1525     input D3;
1526     input D4;
1527     input IOCE;
1528     input OCE;
1529     input RST;
1530     input SHIFTIN1;
1531     input SHIFTIN2;
1532     input SHIFTIN3;
1533     input SHIFTIN4;
1534     input T1;
1535     input T2;
1536     input T3;
1537     input T4;
1538     input TCE;
1539     input TRAIN;
1540 endmodule
1541
1542 module PULLDOWN (...);
1543     output O;
1544 endmodule
1545
1546 module PULLUP (...);
1547     output O;
1548 endmodule
1549
1550 module RAM128X1S (...);
1551     parameter [127:0] INIT = 128'h00000000000000000000000000000000;
1552     parameter [0:0] IS_WCLK_INVERTED = 1'b0;
1553     output O;
1554     input A0;
1555     input A1;
1556     input A2;
1557     input A3;
1558     input A4;
1559     input A5;
1560     input A6;
1561     input D;
1562     (* clkbuf_sink *)
1563     (* invertible_pin = "IS_WCLK_INVERTED" *)
1564     input WCLK;
1565     input WE;
1566 endmodule
1567
1568 module RAM256X1S (...);
1569     parameter [255:0] INIT = 256'h0;
1570     parameter [0:0] IS_WCLK_INVERTED = 1'b0;
1571     output O;
1572     input [7:0] A;
1573     input D;
1574     (* clkbuf_sink *)
1575     (* invertible_pin = "IS_WCLK_INVERTED" *)
1576     input WCLK;
1577     input WE;
1578 endmodule
1579
1580 module RAM32M (...);
1581     parameter [63:0] INIT_A = 64'h0000000000000000;
1582     parameter [63:0] INIT_B = 64'h0000000000000000;
1583     parameter [63:0] INIT_C = 64'h0000000000000000;
1584     parameter [63:0] INIT_D = 64'h0000000000000000;
1585     parameter [0:0] IS_WCLK_INVERTED = 1'b0;
1586     output [1:0] DOA;
1587     output [1:0] DOB;
1588     output [1:0] DOC;
1589     output [1:0] DOD;
1590     input [4:0] ADDRA;
1591     input [4:0] ADDRB;
1592     input [4:0] ADDRC;
1593     input [4:0] ADDRD;
1594     input [1:0] DIA;
1595     input [1:0] DIB;
1596     input [1:0] DIC;
1597     input [1:0] DID;
1598     (* clkbuf_sink *)
1599     (* invertible_pin = "IS_WCLK_INVERTED" *)
1600     input WCLK;
1601     input WE;
1602 endmodule
1603
1604 module RAM32X1S (...);
1605     parameter [31:0] INIT = 32'h00000000;
1606     parameter [0:0] IS_WCLK_INVERTED = 1'b0;
1607     output O;
1608     input A0;
1609     input A1;
1610     input A2;
1611     input A3;
1612     input A4;
1613     input D;
1614     (* clkbuf_sink *)
1615     (* invertible_pin = "IS_WCLK_INVERTED" *)
1616     input WCLK;
1617     input WE;
1618 endmodule
1619
1620 module RAM32X1S_1 (...);
1621     parameter [31:0] INIT = 32'h00000000;
1622     parameter [0:0] IS_WCLK_INVERTED = 1'b0;
1623     output O;
1624     input A0;
1625     input A1;
1626     input A2;
1627     input A3;
1628     input A4;
1629     input D;
1630     (* clkbuf_sink *)
1631     (* invertible_pin = "IS_WCLK_INVERTED" *)
1632     input WCLK;
1633     input WE;
1634 endmodule
1635
1636 module RAM32X2S (...);
1637     parameter [31:0] INIT_00 = 32'h00000000;
1638     parameter [31:0] INIT_01 = 32'h00000000;
1639     parameter [0:0] IS_WCLK_INVERTED = 1'b0;
1640     output O0;
1641     output O1;
1642     input A0;
1643     input A1;
1644     input A2;
1645     input A3;
1646     input A4;
1647     input D0;
1648     input D1;
1649     (* clkbuf_sink *)
1650     (* invertible_pin = "IS_WCLK_INVERTED" *)
1651     input WCLK;
1652     input WE;
1653 endmodule
1654
1655 module RAM64M (...);
1656     parameter [63:0] INIT_A = 64'h0000000000000000;
1657     parameter [63:0] INIT_B = 64'h0000000000000000;
1658     parameter [63:0] INIT_C = 64'h0000000000000000;
1659     parameter [63:0] INIT_D = 64'h0000000000000000;
1660     parameter [0:0] IS_WCLK_INVERTED = 1'b0;
1661     output DOA;
1662     output DOB;
1663     output DOC;
1664     output DOD;
1665     input [5:0] ADDRA;
1666     input [5:0] ADDRB;
1667     input [5:0] ADDRC;
1668     input [5:0] ADDRD;
1669     input DIA;
1670     input DIB;
1671     input DIC;
1672     input DID;
1673     (* clkbuf_sink *)
1674     (* invertible_pin = "IS_WCLK_INVERTED" *)
1675     input WCLK;
1676     input WE;
1677 endmodule
1678
1679 module RAM64X1S (...);
1680     parameter [63:0] INIT = 64'h0000000000000000;
1681     parameter [0:0] IS_WCLK_INVERTED = 1'b0;
1682     output O;
1683     input A0;
1684     input A1;
1685     input A2;
1686     input A3;
1687     input A4;
1688     input A5;
1689     input D;
1690     (* clkbuf_sink *)
1691     (* invertible_pin = "IS_WCLK_INVERTED" *)
1692     input WCLK;
1693     input WE;
1694 endmodule
1695
1696 module RAM64X1S_1 (...);
1697     parameter [63:0] INIT = 64'h0000000000000000;
1698     parameter [0:0] IS_WCLK_INVERTED = 1'b0;
1699     output O;
1700     input A0;
1701     input A1;
1702     input A2;
1703     input A3;
1704     input A4;
1705     input A5;
1706     input D;
1707     (* clkbuf_sink *)
1708     (* invertible_pin = "IS_WCLK_INVERTED" *)
1709     input WCLK;
1710     input WE;
1711 endmodule
1712
1713 module RAM64X2S (...);
1714     parameter [63:0] INIT_00 = 64'h0000000000000000;
1715     parameter [63:0] INIT_01 = 64'h0000000000000000;
1716     parameter [0:0] IS_WCLK_INVERTED = 1'b0;
1717     output O0;
1718     output O1;
1719     input A0;
1720     input A1;
1721     input A2;
1722     input A3;
1723     input A4;
1724     input A5;
1725     input D0;
1726     input D1;
1727     (* clkbuf_sink *)
1728     (* invertible_pin = "IS_WCLK_INVERTED" *)
1729     input WCLK;
1730     input WE;
1731 endmodule
1732
1733 module ROM128X1 (...);
1734     parameter [127:0] INIT = 128'h00000000000000000000000000000000;
1735     output O;
1736     input A0;
1737     input A1;
1738     input A2;
1739     input A3;
1740     input A4;
1741     input A5;
1742     input A6;
1743 endmodule
1744
1745 module ROM256X1 (...);
1746     parameter [255:0] INIT = 256'h0000000000000000000000000000000000000000000000000000000000000000;
1747     output O;
1748     input A0;
1749     input A1;
1750     input A2;
1751     input A3;
1752     input A4;
1753     input A5;
1754     input A6;
1755     input A7;
1756 endmodule
1757
1758 module ROM32X1 (...);
1759     parameter [31:0] INIT = 32'h00000000;
1760     output O;
1761     input A0;
1762     input A1;
1763     input A2;
1764     input A3;
1765     input A4;
1766 endmodule
1767
1768 module ROM64X1 (...);
1769     parameter [63:0] INIT = 64'h0000000000000000;
1770     output O;
1771     input A0;
1772     input A1;
1773     input A2;
1774     input A3;
1775     input A4;
1776     input A5;
1777 endmodule
1778
1779 module IDDR2 (...);
1780     parameter DDR_ALIGNMENT = "NONE";
1781     parameter [0:0] INIT_Q0 = 1'b0;
1782     parameter [0:0] INIT_Q1 = 1'b0;
1783     parameter SRTYPE = "SYNC";
1784     output Q0;
1785     output Q1;
1786     (* clkbuf_sink *)
1787     input C0;
1788     (* clkbuf_sink *)
1789     input C1;
1790     input CE;
1791     input D;
1792     input R;
1793     input S;
1794 endmodule
1795
1796 module ODDR2 (...);
1797     parameter DDR_ALIGNMENT = "NONE";
1798     parameter [0:0] INIT = 1'b0;
1799     parameter SRTYPE = "SYNC";
1800     output Q;
1801     (* clkbuf_sink *)
1802     input C0;
1803     (* clkbuf_sink *)
1804     input C1;
1805     input CE;
1806     input D0;
1807     input D1;
1808     input R;
1809     input S;
1810 endmodule
1811
1812 module CFGLUT5 (...);
1813     parameter [31:0] INIT = 32'h00000000;
1814     parameter [0:0] IS_CLK_INVERTED = 1'b0;
1815     output CDO;
1816     output O5;
1817     output O6;
1818     input I4;
1819     input I3;
1820     input I2;
1821     input I1;
1822     input I0;
1823     input CDI;
1824     input CE;
1825     (* clkbuf_sink *)
1826     (* invertible_pin = "IS_CLK_INVERTED" *)
1827     input CLK;
1828 endmodule
1829