(no commit message)
[libreriscv.git] / mnolan.mdwn
index d61040e8ae97b80e8135bc2acd9145d4ad450009..83505831dc9d7c6a0af8249b07844474f58131bd 100644 (file)
@@ -15,12 +15,16 @@ Bored college student and contributor to Libre-SOC
  - <https://bugs.libre-soc.org/show_bug.cgi?id=211> parent #198
     - Formal proof of decoder
     - EUR 200
+ - <https://bugs.libre-soc.org/show_bug.cgi?id=306> POWER9 ALU proof
 
 ## Completed not yet submitted
 
 ## Submitted for RFP, waiting for payment
 
-### 2019-02-012 28-apr-2020
+
+## Paid
+
+### 2019-02-012 28-apr-2020 - Paid 08may2020
 
  - <http://bugs.libre-riscv.org/show_bug.cgi?id=189> parent #48
    - Add partitioned right shift to partitioned shifter
@@ -37,14 +41,14 @@ Bored college student and contributor to Libre-SOC
    - Shared 50% with [[lkcl]]
    - EUR 350 (each)
 
-### 2019-10P-046 28-apr-2020 NLNet 2019 Formal Standards OpenPOWER
+### 2019-10P-046 28-apr-2020 - Paid 08may2020 
 
  - <https://bugs.libre-soc.org/show_bug.cgi?id=269> parent #241
     - auto-parser of POWER9
     - Shared 50% with [[lkcl]]
     - EUR 500 (each)
 
-### 2019-10P-032 28-apr-2020 NLNet 2019 Formal Correctness Proofs
+### 2019-10P-032 28-apr-2020 - Paid 08may2020 
 
  - <https://bugs.libre-soc.org/show_bug.cgi?id=162> parent #196
     - Verify FSGNJ
@@ -57,9 +61,6 @@ Bored college student and contributor to Libre-SOC
     - EUR 150
 
 
-
-## Paid
-
 ### Project 2019-02-012 Date 27jan2020
 
  - <http://bugs.libre-riscv.org/show_bug.cgi?id=120>