loadstore1: Do SPR reading in stage 2 rather than stage 3
authorPaul Mackerras <paulus@ozlabs.org>
Wed, 23 Mar 2022 18:02:28 +0000 (18:02 +0000)
committerPaul Mackerras <paulus@ozlabs.org>
Fri, 22 Jul 2022 12:20:49 +0000 (22:20 +1000)
commit047be5c0c3b2f12c9321412518e17b7267fe14ea
tree0775fad193b102076cfe5cff577ac29a468bf264
parentaf814a0d5eedf433c52fc9674b1aa1241069f9be
loadstore1: Do SPR reading in stage 2 rather than stage 3

This eliminates one leg of the output value multiplexer, and seems
to improve timing slightly on the A7-100.

Since SPR values are written in stage 3 and read in stage 2, an mfspr
immediately following an mtspr to the same SPR won't give the correct
value.  To avoid this, we make mtspr to the load/store SPRs single
issue in decode1.

Signed-off-by: Paul Mackerras <paulus@ozlabs.org>
decode1.vhdl
loadstore1.vhdl