RISC-V: Add support for literal instruction arguments
authorChristoph Müllner <christoph.muellner@vrull.eu>
Wed, 20 Jul 2022 22:26:29 +0000 (00:26 +0200)
committerPhilipp Tomsich <philipp.tomsich@vrull.eu>
Thu, 22 Sep 2022 16:06:09 +0000 (18:06 +0200)
commit25236d63fdb138e24cb34aa6c513ae8de2dac7b8
treea22052af6988dd1f70eb08d863e9892f093df565
parent27cfd142d0a7e378d19aa9a1278e2137f849b71b
RISC-V: Add support for literal instruction arguments

This patch introduces support for arbitrary literal instruction
arguments, that are not encoded in the opcode.

A typical use case for this feature would be an instruction that
applies an implicit shift by a constant value on an immediate
(that is a real operand). With this patch it is possible to make
this shift visible in the dissasembly and support such artificial
parameter as part of the asssembly code.

Co-developed-by: Lifang Xia <lifang_xia@linux.alibaba.com>
Signed-off-by: Christoph Müllner <christoph.muellner@vrull.eu>
gas/config/tc-riscv.c
opcodes/riscv-dis.c