soc/interconnect: remove axi_lite
authorFlorent Kermarrec <florent@enjoy-digital.fr>
Sat, 11 May 2019 07:12:20 +0000 (09:12 +0200)
committerFlorent Kermarrec <florent@enjoy-digital.fr>
Sat, 11 May 2019 07:12:20 +0000 (09:12 +0200)
commit67159349d69e664ee07ce31ee6d2ba0240c68def
tree233a6c87c89143055e4937b03f12d06e407f1fe6
parent745d83a332896eb11ffc734dd06d8d7ddeba45b6
soc/interconnect: remove axi_lite

axi_lite code was defining AXI4Lite signals and doing a AXI4Lite bridge to the
CSR bus when LiteX was not having proper AXI support. LiteX now has  proper AXI
support and it also cover what axi_lite was doing: To create a AXILite to CSR
bus, user can create an AXILite2Wishbone bridge and then connect the CSR bus
directly to the wishbone bus as done in the others non-AXI SoC.
litex/soc/interconnect/axi_lite.py [deleted file]
test/test_axi_lite.py [deleted file]