arty/nexys: Rework reset with litedram
authorBenjamin Herrenschmidt <benh@kernel.crashing.org>
Fri, 15 May 2020 03:20:27 +0000 (13:20 +1000)
committerBenjamin Herrenschmidt <benh@kernel.crashing.org>
Sat, 16 May 2020 02:42:58 +0000 (12:42 +1000)
commit7560e8f2ff38ddca5b8da96a6c13c788927be46c
tree8b7bd5a220999d2ba84e205bc5aa0c91881b1a58
parent3b603402d2f454ad3084956e50d9430d7b373ed1
arty/nexys: Rework reset with litedram

When using litedram, request a much longer PLL reset. This seems to
help get rid of all the grabled output after config.

Also use the clean system_rst out of litedram as our source of reset
for the rest of the SoC (it is synchronized with system_clk and takes
pll_locked into account already)
fpga/top-arty.vhdl
fpga/top-nexys-video.vhdl