back.pysim: redesign the simulator.
authorwhitequark <cz@m-labs.hk>
Fri, 22 Nov 2019 08:32:41 +0000 (08:32 +0000)
committerwhitequark <cz@m-labs.hk>
Thu, 28 Nov 2019 21:05:34 +0000 (21:05 +0000)
commitad449b606b627bdab89fac380b185a58658858ad
treee312742d155059be1d3496e6cd92f585368aa21c
parent668c2125280b75102e4a21220eff768c5b37f0d7
back.pysim: redesign the simulator.

The redesign introduces no fundamental incompatibilities, but it does
involve minor breaking changes:
  * The simulator commands were moved from hdl.ast to back.pysim
    (instead of only being reexported from back.pysim).
  * back.pysim.DeadlineError was removed.

Summary of changes:
  * The new simulator compiles HDL to Python code and is >6x faster.
    (The old one compiled HDL to lots of Python lambdas.)
  * The new simulator is a straightforward, rigorous implementation
    of the Synchronous Reactive Programming paradigm, instead of
    a pile of ad-hoc code with no particular design driving it.
  * The new simulator never raises DeadlineError, and there is no
    limit on the amount of delta cycles.
  * The new simulator robustly handles multiclock designs.
  * The new simulator can be reset, such that the compiled design
    can be reused, which can save significant runtime with large
    designs.
  * Generators can no longer be added as processes, since that would
    break reset(); only generator functions may be. If necessary,
    they may be added by wrapping them into a generator function;
    a deprecated fallback does just that. This workaround will raise
    an exception if the simulator is reset and restarted.
  * The new simulator does not depend on Python extensions.
    (The old one required bitarray, which did not provide wheels.)

Fixes #28.
Fixes #34.
Fixes #160.
Fixes #161.
Fixes #215.
Fixes #242.
Fixes #262.
examples/basic/ctr_en.py
nmigen/back/pysim.py
nmigen/compat/sim/__init__.py
nmigen/test/test_lib_cdc.py
nmigen/test/test_lib_coding.py
nmigen/test/test_sim.py
setup.py