add sv support for zeroing predication in dest register
authorLuke Kenneth Casson Leighton <lkcl@lkcl.net>
Sun, 30 Sep 2018 07:00:09 +0000 (08:00 +0100)
committerLuke Kenneth Casson Leighton <lkcl@lkcl.net>
Sun, 30 Sep 2018 07:00:09 +0000 (08:00 +0100)
commitbdcc04f3a94d6584061ac4779e91526db63ad83d
treef581c34dea14a20abeade04d2fe74451c26bc85f
parent68f9627a24b22c06673cce110df43b2744adaa29
add sv support for zeroing predication in dest register

bit of a major rework:

* access to the "unpredicated" (non-zero-hacked) register was needed
* therefore all rd/rs1-3/rvc_xxx functions had to have _ variants
* the underscored variants are not predicated
* this in turn meant that the offset for each register was wrong
  as it is incremented *after* being checked
* therefore a newoffs had to be added
* and the reset_cache function copies the newoffs values

bit of a mess but it works: this is a state machine after all...
riscv/insn_template_sv.cc
riscv/sv.cc
riscv/sv_decode.h