Documentation improvements etc.
authorRuben Undheim <ruben.undheim@gmail.com>
Sat, 13 Oct 2018 18:34:44 +0000 (20:34 +0200)
committerRuben Undheim <ruben.undheim@gmail.com>
Sat, 13 Oct 2018 18:34:44 +0000 (20:34 +0200)
commitc50afc4246d552db079aec303b0d79ae92107a67
tree546271de9e8e4f61697785d0687ab289152ac6ca
parenta36d1701dd99736b82f64ed870e7464f2deae220
Documentation improvements etc.

- Mention new feature in the SystemVerilog section in the README file
- Commented changes much better
- Rename a few signals to make it clearer
- Prevent warning for unused signals in an easier way
- Add myself as copyright holder to 2 files
- Fix one potential memory leak (delete 'wire' if not in modport)
README.md
frontends/ast/ast.cc
frontends/ast/genrtlil.cc
kernel/rtlil.cc
passes/hierarchy/hierarchy.cc