mem: Set the cache line size on a system level
authorAndreas Hansson <andreas.hansson@arm.com>
Thu, 18 Jul 2013 12:31:16 +0000 (08:31 -0400)
committerAndreas Hansson <andreas.hansson@arm.com>
Thu, 18 Jul 2013 12:31:16 +0000 (08:31 -0400)
commitd4273cc9a6f3c00566e97ebcd71509ed14477b37
tree9b50625fc5d2bb457a959f379a45687903660237
parent4e8ecd7c6fd0447f563179b5a8fdbb13b562ca9e
mem: Set the cache line size on a system level

This patch removes the notion of a peer block size and instead sets
the cache line size on the system level.

Previously the size was set per cache, and communicated through the
interconnect. There were plenty checks to ensure that everyone had the
same size specified, and these checks are now removed. Another benefit
that is not yet harnessed is that the cache line size is now known at
construction time, rather than after the port binding. Hence, the
block size can be locally stored and does not have to be queried every
time it is used.

A follow-on patch updates the configuration scripts accordingly.
44 files changed:
src/arch/arm/isa.cc
src/cpu/base.cc
src/cpu/base.hh
src/cpu/base_dyn_inst.hh
src/cpu/checker/cpu.cc
src/cpu/inorder/resources/cache_unit.cc
src/cpu/o3/fetch.hh
src/cpu/o3/fetch_impl.hh
src/cpu/o3/lsq_unit_impl.hh
src/cpu/simple/atomic.cc
src/cpu/simple/timing.cc
src/cpu/testers/memtest/memtest.cc
src/cpu/testers/traffic_gen/traffic_gen.cc
src/cpu/thread_state.cc
src/dev/dma_device.cc
src/dev/dma_device.hh
src/mem/Bus.py
src/mem/SimpleDRAM.py
src/mem/addr_mapper.cc
src/mem/addr_mapper.hh
src/mem/bridge.cc
src/mem/bus.cc
src/mem/bus.hh
src/mem/cache/BaseCache.py
src/mem/cache/base.cc
src/mem/cache/cache.hh
src/mem/cache/tags/Tags.py
src/mem/coherent_bus.hh
src/mem/comm_monitor.cc
src/mem/comm_monitor.hh
src/mem/fs_translating_port_proxy.cc
src/mem/fs_translating_port_proxy.hh
src/mem/noncoherent_bus.hh
src/mem/port.cc
src/mem/port.hh
src/mem/port_proxy.cc
src/mem/port_proxy.hh
src/mem/ruby/system/RubyPort.cc
src/mem/ruby/system/RubyPort.hh
src/mem/se_translating_port_proxy.cc
src/mem/simple_dram.cc
src/sim/System.py
src/sim/system.cc
src/sim/system.hh