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authorEddie Hung <eddie@fpgeh.com>
Thu, 5 Sep 2019 17:07:56 +0000 (10:07 -0700)
committerEddie Hung <eddie@fpgeh.com>
Thu, 5 Sep 2019 17:07:56 +0000 (10:07 -0700)
passes/pmgen/xilinx_dsp.pmg

index 339ac646c5b1da8699f3cf29bc722b475e79328a..ed5bd3aaecd5a1b0e8a29f2a6085fe126709b78e 100644 (file)
@@ -1,14 +1,14 @@
 pattern xilinx_dsp
 
 state <SigBit> clock
-state <SigSpec> sigA sigffAmux sigB sigC sigM sigP sigPused
+state <SigSpec> sigA sigffAmux sigB sigC sigM sigP
 state <IdString> ffAmuxAB ffMmuxAB postAddAB postAddMuxAB
 
 match dsp
        select dsp->type.in(\DSP48E1)
 endmatch
 
-code sigA sigB
+code sigA sigffAmux sigB sigM
        sigA = port(dsp, \A);
        int i;
        for (i = GetSize(sigA)-1; i > 0; i--)
@@ -26,12 +26,9 @@ code sigA sigB
        if (sigB[i].wire)
                ++i;
        sigB.remove(i, GetSize(sigB)-i);
-endcode
 
-code sigM
        SigSpec P = port(dsp, \P);
        // Only care about those bits that are used
-       int i;
        for (i = 0; i < GetSize(P); i++) {
                if (nusers(P[i]) <= 1)
                        break;