Configs: Set the memtest clock to a reasonable value
authorAndreas Hansson <andreas.hansson@arm.com>
Mon, 15 Oct 2012 12:09:57 +0000 (08:09 -0400)
committerAndreas Hansson <andreas.hansson@arm.com>
Mon, 15 Oct 2012 12:09:57 +0000 (08:09 -0400)
This patch changes the memtest clock from 1THz (the default) to 2GHz,
similar to the CPUs in the other regressions. This is useful as the
caches will adopt the same clock as the CPU. The bus clock rate is
scaled accordingly, and the L1-L2 bus is kept at the CPU clock while
the memory bus is at half that frequency.

A separate patch updates the affected stats.

tests/configs/memtest-ruby.py
tests/configs/memtest.py

index 560a8fd659cb98efd2dd9559fe1646c9c23e26b3..397e9f0c73975ef76802fca8c83c17134ecbd13a 100644 (file)
@@ -69,7 +69,7 @@ options.l3_assoc=2
 nb_cores = 8
 
 # ruby does not support atomic, functional, or uncacheable accesses
-cpus = [ MemTest(atomic=False, percent_functional=50,
+cpus = [ MemTest(clock = '2GHz', atomic=False, percent_functional=50,
                  percent_uncacheable=0, suppress_func_warnings=True) \
          for i in xrange(nb_cores) ]
 
index f91a7eb78db6c5344604226b6683882ef5db2c05..5d60ee0ea6ba658f7584128c99ec8e7be72a1bd5 100644 (file)
@@ -55,16 +55,16 @@ class L2(BaseCache):
 
 #MAX CORES IS 8 with the fals sharing method
 nb_cores = 8
-cpus = [ MemTest() for i in xrange(nb_cores) ]
+cpus = [ MemTest(clock = '2GHz') for i in xrange(nb_cores) ]
 
 # system simulated
 system = System(cpu = cpus, funcmem = SimpleMemory(in_addr_map = False),
                 funcbus = NoncoherentBus(),
                 physmem = SimpleMemory(),
-                membus = CoherentBus(clock="500GHz", width=16))
+                membus = CoherentBus(clock="1GHz", width=16))
 
 # l2cache & bus
-system.toL2Bus = CoherentBus(clock="500GHz", width=16)
+system.toL2Bus = CoherentBus(clock="2GHz", width=16)
 system.l2c = L2(size='64kB', assoc=8)
 system.l2c.cpu_side = system.toL2Bus.master