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authorClaire Xenia Wolf <claire@clairexen.net>
Wed, 9 Jun 2021 10:40:33 +0000 (12:40 +0200)
committerClaire Xenia Wolf <claire@clairexen.net>
Wed, 9 Jun 2021 10:40:33 +0000 (12:40 +0200)
Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>
tests/various/muxpack.v
tests/various/muxpack.ys

index 33ece1f1673457e41f344375a4103af1bc6fec89..752f9ba48ebb81e6b2d6324363905639a4b43457 100644 (file)
@@ -154,7 +154,7 @@ always @*
      o <= i[4*W+:W];
 endmodule
 
-module cliffordwolf_nonexclusive_select (
+module clairexen_nonexclusive_select (
         input wire x, y, z,
         input wire a, b, c, d,
         output reg o
@@ -167,7 +167,7 @@ module cliffordwolf_nonexclusive_select (
         end
 endmodule
 
-module cliffordwolf_freduce (
+module clairexen_freduce (
         input wire [1:0] s,
         input wire a, b, c, d,
         output reg [3:0] o
index 3e90419af4cc19b4f23e1bfdd6aa3ab88aba3105..d73fc44b4ff2623be5e0fab4c0b5f28a2c5e23c5 100644 (file)
@@ -167,7 +167,7 @@ miter -equiv -flatten -make_assert -make_outputs gold gate miter
 sat -verify -prove-asserts -show-ports miter
 
 design -load read
-hierarchy -top cliffordwolf_nonexclusive_select
+hierarchy -top clairexen_nonexclusive_select
 prep
 design -save gold
 muxpack
@@ -182,7 +182,7 @@ miter -equiv -flatten -make_assert -make_outputs gold gate miter
 sat -verify -prove-asserts -show-ports miter
 
 #design -load read
-#hierarchy -top cliffordwolf_freduce
+#hierarchy -top clairexen_freduce
 #prep
 #design -save gold
 #proc; opt; freduce; opt