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authorKevin Lim <ktlim@umich.edu>
Fri, 27 May 2005 03:30:12 +0000 (23:30 -0400)
committerKevin Lim <ktlim@umich.edu>
Fri, 27 May 2005 03:30:12 +0000 (23:30 -0400)
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  * All rights reserved.
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 #include "cpu/beta_cpu/alpha_full_cpu_impl.hh"
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+ * THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
+ * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
+ * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
+ */
+
 // Todo: Find all the stuff in ExecContext and ev5 that needs to be
 // specifically designed for this CPU.
-// Read and write are horribly hacked up between not being sure where to
-// copy their code from, and Ron's memory changes.
 
 #ifndef __CPU_BETA_CPU_ALPHA_FULL_CPU_HH__
 #define __CPU_BETA_CPU_ALPHA_FULL_CPU_HH__
 
-// To include: comm, full cpu, ITB/DTB if full sys,
 #include "cpu/beta_cpu/full_cpu.hh"
 
 template <class Impl>
index dc5b1aad192f2e032a8d9d510ac4218d30e94422..c0370f2087e1bdcfcecdd836cbab2ac2559c12a8 100644 (file)
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+ */
+
 #ifndef __CPU_BETA_CPU_ALPHA_IMPL_HH__
 #define __CPU_BETA_CPU_ALPHA_IMPL_HH__
 
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-#ifndef __ALPHA_SIMPLE_PARAMS_HH__
-#define __ALPHA_SIMPLE_PARAMS_HH__
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+
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@@ -132,4 +160,4 @@ class AlphaSimpleParams : public BaseFullCPU::Params
     bool defReg;
 };
 
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 #include "cpu/beta_cpu/bpred_unit_impl.hh"
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 #define __BPRED_UNIT_HH__
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+ */
 
-#include "cpu/beta_cpu/bpred_unit.hh"
-#include "base/traceflags.hh"
 #include "base/trace.hh"
+#include "base/traceflags.hh"
+#include "cpu/beta_cpu/bpred_unit.hh"
 
 template<class Impl>
 TwobitBPredUnit<Impl>::TwobitBPredUnit(Params &params)
index bceaa66d10dab61e6b3b73dbe7780fd7feca7cc4..65b7fffa4217b764530217d14d32d45c2333fa87 100644 (file)
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 #include <math.h>
 
-#include "cpu/beta_cpu/btb.hh"
 #include "base/trace.hh"
+#include "cpu/beta_cpu/btb.hh"
 
 DefaultBTB::DefaultBTB(unsigned _numEntries,
                        unsigned _tagBits,
index 0ed1281370004440f4056f5ad40c211fc538d6d9..66ae931e40e74891132a9a1cdb95fb0c4cc2156f 100644 (file)
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 #define __CPU_BETA_CPU_BTB_HH__
 
index fc972491e9b41ff73615757486dfbb9b4adf57ab..61660d39ff7ee7bbb3e6dcd7bd3b200c1fd873c4 100644 (file)
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index 9e8fa2781f90370cae21d3270c06ac00248bad85..3912be07a59d7fce23c805543583cb394e484be0 100644 (file)
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+ * LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
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+ */
+
 // Todo: Maybe have a special method for handling interrupts/traps.
 //
 // Traps:  Have IEW send a signal to commit saying that there's a trap to
index de7ecf57ee3816f777d678767d3bb5f15b4baad8..22ec22c7023ac76bee6cdda533955346e779131e 100644 (file)
@@ -1,3 +1,31 @@
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+
 #include "base/timebuf.hh"
 #include "cpu/beta_cpu/commit.hh"
 #include "cpu/exetrace.hh"
index 50d231609f57052419beafd3168aa94febec5b15..88e6dca5fcf33f3738353d21660c2c6ed81f2db2 100644 (file)
@@ -1,21 +1,49 @@
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+ */
+
 #ifndef __CPU_BETA_CPU_CPU_POLICY_HH__
 #define __CPU_BETA_CPU_CPU_POLICY_HH__
 
 #include "cpu/beta_cpu/bpred_unit.hh"
+#include "cpu/beta_cpu/free_list.hh"
 #include "cpu/beta_cpu/inst_queue.hh"
+#include "cpu/beta_cpu/ldstq.hh"
+#include "cpu/beta_cpu/mem_dep_unit.hh"
 #include "cpu/beta_cpu/regfile.hh"
-#include "cpu/beta_cpu/free_list.hh"
 #include "cpu/beta_cpu/rename_map.hh"
 #include "cpu/beta_cpu/rob.hh"
 #include "cpu/beta_cpu/store_set.hh"
-#include "cpu/beta_cpu/mem_dep_unit.hh"
-#include "cpu/beta_cpu/ldstq.hh"
 
-#include "cpu/beta_cpu/fetch.hh"
+#include "cpu/beta_cpu/commit.hh"
 #include "cpu/beta_cpu/decode.hh"
-#include "cpu/beta_cpu/rename.hh"
+#include "cpu/beta_cpu/fetch.hh"
 #include "cpu/beta_cpu/iew.hh"
-#include "cpu/beta_cpu/commit.hh"
+#include "cpu/beta_cpu/rename.hh"
 
 #include "cpu/beta_cpu/comm.hh"
 
index 177293bcabc238a7e9223475d0beeaa9f215d9e8..7e57cd833c77815618e820f4815e8796f9ebfdcb 100644 (file)
@@ -1,3 +1,30 @@
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+ */
 
 #include "cpu/beta_cpu/alpha_dyn_inst.hh"
 #include "cpu/beta_cpu/alpha_impl.hh"
index 21f6799b76a38c44823d61f56dea929b5c9858e3..7b89bf28898fb0e4d787c17a01c22a56da0a3abd 100644 (file)
@@ -1,9 +1,30 @@
-// Todo:
-// Add a couple of the branch fields to DynInst.  Figure out where DynInst
-// should try to compute the target of a PC-relative branch.  Try to avoid
-// having so many returns within the code.
-// Fix up squashing too, as it's too
-// dependent upon the iew stage continually telling it to squash.
+/*
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+ */
 
 #ifndef __CPU_BETA_CPU_SIMPLE_DECODE_HH__
 #define __CPU_BETA_CPU_SIMPLE_DECODE_HH__
index 43a4e8e952ec43587c4d2e41f0f56e27abbad6b5..af848341d5aa7e4d7ae73fdb812f4b5cb422278d 100644 (file)
@@ -1,3 +1,31 @@
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+ */
+
 #include "cpu/beta_cpu/decode.hh"
 
 template<class Impl>
index 877262750d9a484afeb8bb90a9e0e25eb645eb94..595ab9f8e311f3cf935ec27d335a39c8d6dc9cc0 100644 (file)
@@ -1,3 +1,30 @@
+/*
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+ * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
+ */
 
 #include "cpu/beta_cpu/alpha_dyn_inst.hh"
 #include "cpu/beta_cpu/alpha_impl.hh"
index c7e72be47b17f64599698424b369f79a6783a53e..ad0453ed59ba1ff300ca06b5a64a269cf17a4482 100644 (file)
@@ -1,3 +1,31 @@
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+ */
+
 // Todo: SMT fetch,
 // Add a way to get a stage's current status.
 
index 7adfecc5299bf65282314f5c3385e0402b60cae3..fd23354a124d052e29ca22dc01b5e796ab60352e 100644 (file)
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+ */
+
 // Remove this later; used only for debugging.
 #define OPCODE(X)                       (X >> 26) & 0x3f
 
index 542b87471710be99decb91e0c49e521edc0f4af0..a670e4af2125fcc8cbd3f4d8769279044e9a431c 100644 (file)
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+ */
+
 #include "base/trace.hh"
 
 #include "cpu/beta_cpu/free_list.hh"
index d25bc1b7807859ec38e9ac1cd088a4811492b313..e148acaf256753985fa1a627e900e12b32761226 100644 (file)
@@ -1,3 +1,31 @@
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+ */
+
 #ifndef __CPU_BETA_CPU_FREE_LIST_HH__
 #define __CPU_BETA_CPU_FREE_LIST_HH__
 
index 8c24836306447c95cf60b1e6c6f2d32d25e53c64..515bec92669fe0d313bedb83f74f12b47be0a30e 100644 (file)
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+ */
+
 #ifdef FULL_SYSTEM
 #include "sim/system.hh"
 #else
 #endif
 #include "sim/universe.hh"
 
-#include "cpu/exec_context.hh"
-#include "cpu/beta_cpu/full_cpu.hh"
-#include "cpu/beta_cpu/alpha_impl.hh"
 #include "cpu/beta_cpu/alpha_dyn_inst.hh"
+#include "cpu/beta_cpu/alpha_impl.hh"
+#include "cpu/beta_cpu/full_cpu.hh"
+#include "cpu/exec_context.hh"
 
 using namespace std;
 
index 42370f1e7891864771c2c41336a8709a6ccb81b5..4ca8ae9ff51c6fe3be11d5a6125f170903b65f98 100644 (file)
@@ -1,8 +1,36 @@
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+ */
+
 //Todo: Add in a lot of the functions that are ISA specific.  Also define
 //the functions that currently exist within the base cpu class.  Define
 //everything for the simobject stuff so it can be serialized and
 //instantiated, add in debugging statements everywhere.  Have CPU schedule
-//itself properly.  Constructor.  Derived alpha class.  Threads!
+//itself properly.  Threads!
 // Avoid running stages and advancing queues if idle/stalled.
 
 #ifndef __CPU_BETA_CPU_FULL_CPU_HH__
index 626c4a90f6c8f8e4bba07bc797af6b5ca90e60d9..42436ff20d96dfc2b7dcd3fe3faad88aa283f9a9 100644 (file)
@@ -1,3 +1,30 @@
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+ */
 
 #include "cpu/beta_cpu/alpha_dyn_inst.hh"
 #include "cpu/beta_cpu/alpha_impl.hh"
index 1e5eb2244620fd75bc2d3a1e7f575bafbeaa180a..3e5fbe78c29363a441d6bb38f3a333de5b3a93f0 100644 (file)
@@ -1,6 +1,34 @@
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+ */
+
 //Todo: Update with statuses.
 //Need to handle delaying writes to the writeback bus if it's full at the
-//given time.  Load store queue.
+//given time.
 
 #ifndef __CPU_BETA_CPU_SIMPLE_IEW_HH__
 #define __CPU_BETA_CPU_SIMPLE_IEW_HH__
@@ -11,9 +39,6 @@
 #include "base/timebuf.hh"
 #include "cpu/beta_cpu/comm.hh"
 
-//Can IEW even stall?  Space should be available/allocated already...maybe
-//if there's not enough write ports on the ROB or waiting for CDB
-//arbitration.
 template<class Impl>
 class SimpleIEW
 {
index 79dd809adc6897b0e0e4f2107a41bda69607d91b..39c854833e9b0941b1c4adda4e5e88df5e70b844 100644 (file)
@@ -1,11 +1,35 @@
+/*
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+ */
+
 // @todo: Fix the instantaneous communication among all the stages within
 // iew.  There's a clear delay between issue and execute, yet backwards
-// communication happens simultaneously.  Might not be that bad really...
-// it might skew stats a bit though.  Issue would otherwise try to issue
-// instructions that would never be executed if there were a delay; without
-// it issue will simply squash.  Make this stage block properly.
+// communication happens simultaneously.
 // Update the statuses for each stage.
-// Actually read instructions out of the skid buffer.
 
 #include <queue>
 
index cd660ac79ccdcdb2efde3c2c0936d18354eaea61..2362fe252ced676c1f456838d7fa5f8bb89bbde1 100644 (file)
@@ -1,3 +1,30 @@
+/*
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+ * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
+ */
 
 #include "cpu/beta_cpu/alpha_dyn_inst.hh"
 #include "cpu/beta_cpu/alpha_impl.hh"
index b977971017a2898d3b8fb5e246737e1ba1c99f39..7d726c27f341eea1cb5c2c532bbd1580796764ba 100644 (file)
@@ -1,3 +1,31 @@
+/*
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+ * THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
+ * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
+ * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
+ */
+
 #ifndef __CPU_BETA_CPU_INST_QUEUE_HH__
 #define __CPU_BETA_CPU_INST_QUEUE_HH__
 
 #include "cpu/inst_seq.hh"
 
 /**
- * A standard instruction queue class.  It holds instructions in an
- * array, holds the ordering of the instructions within a linked list,
- * and tracks producer/consumer dependencies within a separate linked
- * list.  Similar to the rename map and the free list, it expects that
+ * A standard instruction queue class.  It holds ready instructions, in
+ * order, in seperate priority queues to facilitate the scheduling of
+ * instructions.  The IQ uses a separate linked list to track dependencies.
+ * Similar to the rename map and the free list, it expects that
  * floating point registers have their indices start after the integer
  * registers (ie with 96 int and 96 fp registers, regs 0-95 are integer
  * and 96-191 are fp).  This remains true even for both logical and
index 9f7f1338716c4028952cba5b5af8ba3cd4a15e1f..f1a006b6efbec19dfa89e3c2e1e695605fbc3bc7 100644 (file)
@@ -1,3 +1,31 @@
+/*
+ * Copyright (c) 2004-2005 The Regents of The University of Michigan
+ * All rights reserved.
+ *
+ * Redistribution and use in source and binary forms, with or without
+ * modification, are permitted provided that the following conditions are
+ * met: redistributions of source code must retain the above copyright
+ * notice, this list of conditions and the following disclaimer;
+ * redistributions in binary form must reproduce the above copyright
+ * notice, this list of conditions and the following disclaimer in the
+ * documentation and/or other materials provided with the distribution;
+ * neither the name of the copyright holders nor the names of its
+ * contributors may be used to endorse or promote products derived from
+ * this software without specific prior written permission.
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+ * A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT
+ * OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL,
+ * SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT
+ * LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
+ * DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
+ * THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
+ * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
+ * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
+ */
+
 // Todo:
 // Current ordering allows for 0 cycle added-to-scheduled.  Could maybe fake
 // it; either do in reverse order, or have added instructions put into a
 #include <vector>
 
 #include "sim/universe.hh"
+
 #include "cpu/beta_cpu/inst_queue.hh"
 
 // Either compile error or max int due to sign extension.
-// Blatant hack to avoid compile warnings.
+// Hack to avoid compile warnings.
 const InstSeqNum MaxInstSeqNum = 0 - 1;
 
 template <class Impl>
index d8b5a80eb5227060358a5138462c0adc7f76034f..9f8831c35abdd3fe05989d691b6ae43608568897 100644 (file)
@@ -1,3 +1,30 @@
+/*
+ * Copyright (c) 2004-2005 The Regents of The University of Michigan
+ * All rights reserved.
+ *
+ * Redistribution and use in source and binary forms, with or without
+ * modification, are permitted provided that the following conditions are
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+ * neither the name of the copyright holders nor the names of its
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+ * this software without specific prior written permission.
+ *
+ * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
+ * "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
+ * LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR
+ * A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT
+ * OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL,
+ * SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT
+ * LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
+ * DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
+ * THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
+ * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
+ * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
+ */
 
 #include "cpu/beta_cpu/alpha_dyn_inst.hh"
 #include "cpu/beta_cpu/alpha_impl.hh"
index 5da57945f6af14b06a289f3ee5785899325576b1..f2bb8923a46ee998dcb235b3c19865ed411d4ea0 100644 (file)
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+ * Copyright (c) 2004-2005 The Regents of The University of Michigan
+ * All rights reserved.
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+ *
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+ * "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
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+ * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
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+ */
 
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 #define __CPU_BETA_CPU_MEM_DEP_UNIT_HH__
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+ * All rights reserved.
+ *
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+ * "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
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+ */
 
 #include <map>
 
index 23ca45b3ace832d44ed1da5f3552c9f35744650a..6b7bf8a090f3842f838a3119b29272ca1103987c 100644 (file)
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+/*
+ * Copyright (c) 2004-2005 The Regents of The University of Michigan
+ * All rights reserved.
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 ReturnAddrStack::ReturnAddrStack(unsigned _numEntries)
index 51dab15e41fefee0d41a0c6ff8d6eba7003c33e4..d0891a7fb4d1008bedfa896fe87347807e341d68 100644 (file)
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+ * Copyright (c) 2004-2005 The Regents of The University of Michigan
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+ * "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
+ * LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR
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 #define __CPU_BETA_CPU_RAS_HH__
 
index b88a33bfb4d0094e02e4865ecf564b3edfaed6fb..a41f68e8cd9255bb9f5c9372db06d7eaa8b58a65 100644 (file)
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+ * Copyright (c) 2004-2005 The Regents of The University of Michigan
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+ * "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
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+ * SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT
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 #ifndef __CPU_BETA_CPU_REGFILE_HH__
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index 1feec4342a425843dc07f4362f5eb7984458ec62..7f1ba73b65809b23a611e64159ee246cee8e143c 100644 (file)
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+ * Copyright (c) 2004-2005 The Regents of The University of Michigan
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+ * "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
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+ * A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT
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 #include "cpu/beta_cpu/alpha_dyn_inst.hh"
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+ * Copyright (c) 2004-2005 The Regents of The University of Michigan
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+ * this software without specific prior written permission.
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+ * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
+ * "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
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+ */
+
 // Todo:
 // Fix up trap and barrier handling.
 // May want to have different statuses to differentiate the different stall
index 5ad0d141628d9b3a63d85b98be44063481955110..a57f92c78d2b6d84f4c6726f6441baba2db80e98 100644 (file)
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+/*
+ * Copyright (c) 2004-2005 The Regents of The University of Michigan
+ * All rights reserved.
+ *
+ * Redistribution and use in source and binary forms, with or without
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+ * notice, this list of conditions and the following disclaimer in the
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+ * "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
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+
 #include <list>
 
 #include "cpu/beta_cpu/rename.hh"
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 #include <vector>
 
index 198cfc53689546062dacdc16445517a1dd7ab952..46087bae0868a5ff3b4aa5729411b854a6d44a60 100644 (file)
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+ */
+
 // Todo:  Create destructor.
 // Have it so that there's a more meaningful name given to the variable
 // that marks the beginning of the FP registers.
index 3e08def74c8fe3f8789f273eca6c50908bbc1841..b283e33ca8a6e3d7b4de73ec58b4ac9e6ce9d0be 100644 (file)
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+ */
+
 // Todo: Probably add in support for scheduling events (more than one as
 // well) on the case of the ROB being empty or full.  Considering tracking
 // free entries instead of insts in ROB.  Differentiate between squashing
index 52d51028e307bf717c436e9d191f6fedf3a138e4..dd3ffe7e699cd8587cb5e085ec69857afd954e7a 100644 (file)
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+ */
+
 #ifndef __CPU_BETA_CPU_ROB_IMPL_HH__
 #define __CPU_BETA_CPU_ROB_IMPL_HH__
 
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+ */
+
 #include "base/misc.hh"
 #include "cpu/beta_cpu/sat_counter.hh"
 
index e0f23e13eb5ca58dea095cc9e4cf3866fd2c3589..5b32774cc9c9101970ddecd53865b876449110a7 100644 (file)
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+ * Copyright (c) 2004-2005 The Regents of The University of Michigan
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+ *
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+ * "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
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+ * OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL,
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+
 #ifndef __CPU_BETA_CPU_SAT_COUNTER_HH__
 #define __CPU_BETA_CPU_SAT_COUNTER_HH__
 
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@@ -1,5 +1,33 @@
-#include "cpu/beta_cpu/store_set.hh"
+/*
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+ */
+
 #include "base/trace.hh"
+#include "cpu/beta_cpu/store_set.hh"
 
 StoreSet::StoreSet(int _SSIT_size, int _LFST_size)
     : SSIT_size(_SSIT_size), LFST_size(_LFST_size)
index b634a180de498044bd79e26ef7e499e25deeefcb..98a92791a35002b9e1eddf1dfce0f79fcd022a04 100644 (file)
@@ -1,5 +1,33 @@
-#ifndef __STORE_SET_HH__
-#define __STORE_SET_HH__
+/*
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+ *
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+
+#ifndef __CPU_BETA_CPU_STORE_SET_HH__
+#define __CPU_BETA_CPU_STORE_SET_HH__
 
 #include <vector>
 
@@ -55,4 +83,4 @@ class StoreSet
     int offset_bits;
 };
 
-#endif // __STORE_SET_HH__
+#endif // __CPU_BETA_CPU_STORE_SET_HH__
index 41e34adefc36c7fecb63ed73a9e040352c16c76e..1b85aee5125f122dae24d89dcb2795661a3579da 100644 (file)
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+
 #include "cpu/beta_cpu/tournament_pred.hh"
 
 TournamentBP::TournamentBP(unsigned _local_predictor_size,
index 563da6f23d3dc1c25121cca8ba93fb2a0ef2685d..d9a14e5c89f1409f9802ca12f585bdb0034a6105 100644 (file)
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+ * Copyright (c) 2004-2005 The Regents of The University of Michigan
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