mibuild/kc705: add FMC connectors

diff --git a/mibuild/platforms/kc705.py b/mibuild/platforms/kc705.py
index c0b62c1db9bf56104a61e2c8c4db5f4426d42561..468fc1dd71cc4960e8ef36358c9d3fefd1d08c49 100644 (file)
--- a/mibuild/platforms/kc705.py
+++ b/mibuild/platforms/kc705.py
@@ -146,6 +146,199 @@ _io = [
        ),
 ]
 
+_connectors = [
+       ("HPC",
+               {
+               "DP1_M2C_P": "D6",
+               "DP1_M2C_N": "D5",
+               "DP2_M2C_P": "B6",
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+               "HA23_N": "L13",
+               }
+       ),
+       ("LPC",
+               {
+               "GBTCLK0_M2C_P": "N8",
+               "GBTCLK0_M2C_N": "N7",
+               "LA01_CC_P": "AE23",
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+               "LA04_N": "AJ21",
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+               "LA07_N": "AH25",
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+               "LA30_P": "AB29",
+               "LA30_N": "AB30",
+               "LA32_P": "Y30",
+               "LA32_N": "AA30",
+               }
+       )
+]
+
 def Platform(*args, toolchain="vivado", **kwargs):
        if toolchain == "ise":
                xilinx_platform = XilinxISEPlatform
@@ -158,7 +351,7 @@ def Platform(*args, toolchain="vivado", **kwargs):
                bitgen_opt = "-g LCK_cycle:6 -g Binary:Yes -w -g ConfigRate:12 -g SPI_buswidth:4"
 
                def __init__(self, crg_factory=lambda p: CRG_DS(p, "clk156", "cpu_reset")):
-                       xilinx_platform.__init__(self, "xc7k325t-ffg900-2", _io, crg_factory)
+                       xilinx_platform.__init__(self, "xc7k325t-ffg900-2", _io, crg_factory, _connectors)
 
                def create_programmer(self):
                        return XC3SProg("jtaghs1_fast", "bscan_spi_kc705.bit")