freedreno: update generated headers
authorRob Clark <robdclark@gmail.com>
Sat, 3 Jun 2017 16:30:36 +0000 (12:30 -0400)
committerRob Clark <robdclark@gmail.com>
Wed, 7 Jun 2017 16:32:00 +0000 (12:32 -0400)
Signed-off-by: Rob Clark <robdclark@gmail.com>
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src/gallium/drivers/freedreno/a3xx/a3xx.xml.h
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src/gallium/drivers/freedreno/a5xx/fd5_gmem.c
src/gallium/drivers/freedreno/adreno_common.xml.h
src/gallium/drivers/freedreno/adreno_pm4.xml.h

index 8171255b769934719e80658f1635be8a636ed7b1..0811bdc131d0d2de71eb51cda8da10fb0c02d12b 100644 (file)
@@ -12,10 +12,10 @@ The rules-ng-ng source files this header was generated from are:
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@@ -2858,12 +2858,22 @@ static inline uint32_t A5XX_GRAS_SC_WINDOW_SCISSOR_BR_Y(uint32_t val)
 }
 
 #define REG_A5XX_GRAS_LRZ_CNTL                                 0x0000e100
+#define A5XX_GRAS_LRZ_CNTL_ENABLE                              0x00000001
+#define A5XX_GRAS_LRZ_CNTL_LRZ_WRITE                           0x00000002
+#define A5XX_GRAS_LRZ_CNTL_GREATER                             0x00000004
 
 #define REG_A5XX_GRAS_LRZ_BUFFER_BASE_LO                       0x0000e101
 
 #define REG_A5XX_GRAS_LRZ_BUFFER_BASE_HI                       0x0000e102
 
 #define REG_A5XX_GRAS_LRZ_BUFFER_PITCH                         0x0000e103
+#define A5XX_GRAS_LRZ_BUFFER_PITCH__MASK                       0xffffffff
+#define A5XX_GRAS_LRZ_BUFFER_PITCH__SHIFT                      0
+static inline uint32_t A5XX_GRAS_LRZ_BUFFER_PITCH(uint32_t val)
+{
+       assert(!(val & 0x1f));
+       return ((val >> 5) << A5XX_GRAS_LRZ_BUFFER_PITCH__SHIFT) & A5XX_GRAS_LRZ_BUFFER_PITCH__MASK;
+}
 
 #define REG_A5XX_GRAS_LRZ_FAST_CLEAR_BUFFER_BASE_LO            0x0000e104
 
@@ -3967,6 +3977,8 @@ static inline uint32_t A5XX_SP_FS_CTRL_REG0_BRANCHSTACK(uint32_t val)
 #define REG_A5XX_SP_FS_OBJ_START_HI                            0x0000e5c4
 
 #define REG_A5XX_SP_BLEND_CNTL                                 0x0000e5c9
+#define A5XX_SP_BLEND_CNTL_ENABLED                             0x00000001
+#define A5XX_SP_BLEND_CNTL_UNK8                                        0x00000100
 
 #define REG_A5XX_SP_FS_OUTPUT_CNTL                             0x0000e5ca
 #define A5XX_SP_FS_OUTPUT_CNTL_MRT__MASK                       0x0000000f
index 7fb0191fed8575393356b84b05f0afda120b714d..b403dad5e699fe039c029132f4830be641078939 100644 (file)
@@ -349,7 +349,7 @@ fd5_emit_tile_init(struct fd_batch *batch)
        fd5_emit_restore(batch, ring);
 
        OUT_PKT7(ring, CP_EVENT_WRITE, 1);
-       OUT_RING(ring, UNK_26);
+       OUT_RING(ring, LRZ_FLUSH);
 
        OUT_PKT7(ring, CP_SKIP_IB2_ENABLE_GLOBAL, 1);
        OUT_RING(ring, 0x0);
@@ -630,7 +630,7 @@ fd5_emit_tile_fini(struct fd_batch *batch)
        OUT_RING(ring, 0x0);
 
        OUT_PKT7(ring, CP_EVENT_WRITE, 1);
-       OUT_RING(ring, UNK_26);
+       OUT_RING(ring, LRZ_FLUSH);
 
        fd5_cache_flush(batch, ring);
        fd5_set_render_mode(batch->ctx, ring, BYPASS);
@@ -645,7 +645,7 @@ fd5_emit_sysmem_prep(struct fd_batch *batch)
        fd5_emit_restore(batch, ring);
 
        OUT_PKT7(ring, CP_EVENT_WRITE, 1);
-       OUT_RING(ring, UNK_26);
+       OUT_RING(ring, LRZ_FLUSH);
 
        OUT_PKT7(ring, CP_SKIP_IB2_ENABLE_GLOBAL, 1);
        OUT_RING(ring, 0x0);
@@ -720,7 +720,7 @@ fd5_emit_sysmem_fini(struct fd_batch *batch)
        OUT_RING(ring, 0x0);
 
        OUT_PKT7(ring, CP_EVENT_WRITE, 1);
-       OUT_RING(ring, UNK_26);
+       OUT_RING(ring, LRZ_FLUSH);
 
        OUT_PKT7(ring, CP_EVENT_WRITE, 4);
        OUT_RING(ring, UNK_1D);
index afb8e3fb6b1c52f80e5222989fd526d5affc466b..66a84502e05f53caf9c91a5952437e34cf0c9368 100644 (file)
@@ -12,10 +12,10 @@ The rules-ng-ng source files this header was generated from are:
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@@ -12,10 +12,10 @@ The rules-ng-ng source files this header was generated from are:
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 - /home/robclark/src/freedreno/envytools/rnndb/adreno/a4xx.xml          ( 111898 bytes, from 2017-05-30 19:25:27)
-- /home/robclark/src/freedreno/envytools/rnndb/adreno/a5xx.xml          ( 136835 bytes, from 2017-05-30 20:06:17)
+- /home/robclark/src/freedreno/envytools/rnndb/adreno/a5xx.xml          ( 142603 bytes, from 2017-06-06 17:02:32)
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@@ -76,7 +76,7 @@ enum vgt_event_type {
        UNK_1D = 29,
        BLIT = 30,
        UNK_25 = 37,
-       UNK_26 = 38,
+       LRZ_FLUSH = 38,
        UNK_2C = 44,
        UNK_2D = 45,
 };
@@ -299,11 +299,13 @@ enum render_mode_cmd {
        BINNING = 2,
        GMEM = 3,
        BLIT2D = 5,
+       BLIT2DSCALE = 7,
 };
 
 enum cp_blit_cmd {
        BLIT_OP_FILL = 0,
        BLIT_OP_COPY = 1,
+       BLIT_OP_SCALE = 3,
 };
 
 #define REG_CP_LOAD_STATE_0                                    0x00000000