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authorClaire Xenia Wolf <claire@clairexen.net>
Wed, 9 Jun 2021 10:33:41 +0000 (12:33 +0200)
committerClaire Xenia Wolf <claire@clairexen.net>
Wed, 9 Jun 2021 10:33:41 +0000 (12:33 +0200)
manual/APPNOTE_010_Verilog_to_BLIF.tex
manual/APPNOTE_011_Design_Investigation.tex
manual/APPNOTE_012_Verilog_to_BTOR.tex
manual/CHAPTER_Auxlibs.tex
manual/PRESENTATION_Intro.tex
manual/literature.bib
manual/manual.tex
manual/presentation.tex
manual/weblinks.bib
tests/simple/vloghammer.v

index 0d0d3e5cd5d197a88d81f54d8e525988e9b7e056..16254d593dbccd8a16c39a8b34c8b53eb6fae16b 100644 (file)
@@ -52,7 +52,7 @@
 \begin{document}
 
 \title{Yosys Application Note 010: \\ Converting Verilog to BLIF}
-\author{Clifford Wolf \\ November 2013}
+\author{Claire Xenia Wolf \\ November 2013}
 \maketitle
 
 \begin{abstract}
@@ -437,12 +437,12 @@ design to fit a certain need without actually touching the RTL code.
 \begin{thebibliography}{9}
 
 \bibitem{yosys}
-Clifford Wolf. The Yosys Open SYnthesis Suite. \\
+Claire Xenia Wolf. The Yosys Open SYnthesis Suite. \\
 \url{https://yosyshq.net/yosys/}
 
 \bibitem{bigsim}
 yosys-bigsim, a collection of real-world Verilog designs for regression testing purposes. \\
-\url{https://github.com/cliffordwolf/yosys-bigsim}
+\url{https://github.com/YosysHQ/yosys-bigsim}
 
 \bibitem{navre}
 Sebastien Bourdeauducq. Navr\'e AVR clone (8-bit RISC). \\
index dc22843017781a233c54381eba8b50f4fc941d72..881212fe93e17727b38d3e6cfa5c5d75a9bd22fa 100644 (file)
@@ -54,7 +54,7 @@
 \begin{document}
 
 \title{Yosys Application Note 011: \\ Interactive Design Investigation}
-\author{Clifford Wolf \\ Original Version December 2013}
+\author{Claire Xenia Wolf \\ Original Version December 2013}
 \maketitle
 
 \begin{abstract}
@@ -1041,7 +1041,7 @@ framework for new algorithms alike.
 \begin{thebibliography}{9}
 
 \bibitem{yosys}
-Clifford Wolf. The Yosys Open SYnthesis Suite.
+Claire Xenia Wolf. The Yosys Open SYnthesis Suite.
 \url{https://yosyshq.net/yosys/}
 
 \bibitem{graphviz}
index a96e26503f43718cf4cc4c0e293f12146a33ebc8..aabdc63c41f2e5f5cd450aa447c3691187d95279 100644 (file)
@@ -52,7 +52,7 @@
 \begin{document}
 
 \title{Yosys Application Note 012: \\ Converting Verilog to BTOR}
-\author{Ahmed Irfan and Clifford Wolf \\ April 2015}
+\author{Ahmed Irfan and Claire Xenia Wolf \\ April 2015}
 \maketitle
 
 \begin{abstract}
@@ -410,7 +410,7 @@ verification benchmarks with or without memories from Verilog designs.
 \begin{thebibliography}{9}
 
 \bibitem{yosys}
-Clifford Wolf. The Yosys Open SYnthesis Suite. \\
+Claire Xenia Wolf. The Yosys Open SYnthesis Suite. \\
 \url{https://yosyshq.net/yosys/}
 
 \bibitem{boolector}
index 440ea13754c799adcf2818d95ae6eecd4af24aea..b3041078fbc5e4ccb6372fe78dc9eeeb595f3dc0 100644 (file)
@@ -22,7 +22,7 @@ ConstEval} class provided in {\tt kernel/consteval.h}.
 \label{sec:SubCircuit}
 
 The files in {\tt libs/subcircuit} provide a library for solving the subcircuit
-isomorphism problem. It is written by Clifford Wolf and based on the Ullmann
+isomorphism problem. It is written by C. Wolf and based on the Ullmann
 Subgraph Isomorphism Algorithm \cite{UllmannSubgraphIsomorphism}. It is used by
 the {\tt extract} pass (see {\tt help extract} or Sec.~\ref{cmd:extract}).
 
@@ -30,6 +30,6 @@ the {\tt extract} pass (see {\tt help extract} or Sec.~\ref{cmd:extract}).
 
 The files in {\tt libs/ezsat} provide a library for simplifying generating CNF
 formulas for SAT solvers. It also contains bindings of MiniSAT. The ezSAT
-library is written by Clifford Wolf. It is used by the {\tt sat} pass (see
+library is written by C. Wolf. It is used by the {\tt sat} pass (see
 {\tt help sat} or Sec.~\ref{cmd:sat}).
 
index 22048bc3d302711299edbbf4c809e310e1081af8..1c3b79fa034ca2a7fe92e5fcfc1f60ed25f302bb 100644 (file)
@@ -260,7 +260,7 @@ The following slides cover an example project. This project contains three files
 \end{itemize}
 \vfill
 Direct link to the files: \\ \footnotesize
-\url{https://github.com/cliffordwolf/yosys/tree/master/manual/PRESENTATION_Intro}
+\url{https://github.com/YosysHQ/yosys/tree/master/manual/PRESENTATION_Intro}
 \end{frame}
 
 %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
@@ -806,7 +806,7 @@ but also formal verification, reverse engineering, ...}
 \begin{itemize}
 \item Ongoing PhD project on coarse grain synthesis \\
 {\setlength{\parindent}{0.5cm}\footnotesize
-Johann Glaser and Clifford Wolf. Methodology and Example-Driven Interconnect
+Johann Glaser and C. Wolf. Methodology and Example-Driven Interconnect
 Synthesis for Designing Heterogeneous Coarse-Grain Reconfigurable
 Architectures. In Jan Haase, editor, \it Models, Methods, and Tools for Complex
 Chip Design. Lecture Notes in Electrical Engineering. Volume 265, 2014, pp
@@ -925,7 +925,7 @@ control logic because it is simpler than setting up a commercial flow.
 
 \bigskip
 \item Direct link to the source code: \\
-\smallskip\hskip1cm\url{https://github.com/cliffordwolf/yosys}
+\smallskip\hskip1cm\url{https://github.com/YosysHQ/yosys}
 \end{itemize}
 \end{frame}
 
index 372e882ac2167e622fc1e0d917db41458371c887..86652eb462b99bd978c16b3cf8d2aaf4188c9302 100644 (file)
@@ -1,7 +1,7 @@
 
 @inproceedings{intersynth,
        title={Example-driven interconnect synthesis for heterogeneous coarse-grain reconfigurable logic},
-       author={Clifford Wolf and Johann Glaser and Florian Schupfer and Jan Haase and Christoph Grimm},
+       author={C. Wolf and Johann Glaser and Florian Schupfer and Jan Haase and Christoph Grimm},
        booktitle={FDL Proceeding of the 2012 Forum on Specification and Design Languages},
        pages={194--201},
        year={2012}
@@ -9,7 +9,7 @@
 
 @incollection{intersynthFdlBookChapter,
        title={Methodology and Example-Driven Interconnect Synthesis for Designing Heterogeneous Coarse-Grain Reconfigurable Architectures},
-       author={Johann Glaser and Clifford Wolf},
+       author={Johann Glaser and C. Wolf},
        booktitle={Advances in Models, Methods, and Tools for Complex Chip Design --- Selected contributions from FDL'12},
        editor={Jan Haase},
        publisher={Springer},
 }
 
 @unpublished{BACC,
-       author = {Clifford Wolf},
+       author = {C. Wolf},
        title = {Design and Implementation of the Yosys Open SYnthesis Suite},
        note = {Bachelor Thesis, Vienna University of Technology},
        year = {2013}
 }
 
 @unpublished{VerilogFossEval,
-       author = {Clifford Wolf},
+       author = {C. Wolf},
        title = {Evaluation of Open Source Verilog Synthesis Tools for Feature-Completeness and Extensibility},
        note = {Unpublished Student Research Paper, Vienna University of Technology},
        year = {2012}
index dac8b1000fc474749df54186ef112fe7f07df8c3..1914df9893a7f6cd6adade049cc99e5e738f7ac9 100644 (file)
@@ -51,7 +51,7 @@
 % Hyperlinks
 \usepackage[colorlinks,hyperindex,plainpages=false,%
 pdftitle={Yosys Manual},%
-pdfauthor={Clifford Wolf},%
+pdfauthor={Claire Xenia Wolf},%
 %pdfkeywords={keyword},%
 pdfpagelabels,%
 pagebackref,%
@@ -137,7 +137,7 @@ bookmarksopen=false%
 \bf\Huge Yosys Manual
 
 \bigskip
-\large Clifford Wolf
+\large Claire Xenia Wolf
 \end{center}
 
 \vfil\null
index ea8e37bc9db0ef327ea8c945d337f840351525ce..7aba33c8b312f8646a54147d6a0580e50702f8dd 100644 (file)
@@ -80,7 +80,7 @@
 \end{centering}}
 
 \title{Yosys Open SYnthesis Suite}
-\author{Clifford Wolf}
+\author{Claire Xenia Wolf}
 \institute{https://yosyshq.net/yosys/}
 
 \usetheme{Madrid}
@@ -124,7 +124,7 @@ writing extensions to Yosys using the C++ API.
 
 \section{About me}
 \begin{frame}{About me}
-Hi! I'm Clifford Wolf.
+Hi! I'm Claire Xenia Wolf.
 
 \bigskip
 I like writing open source software. For example:
index d5f83315dcf458513d985d3bf8301b1e920ee4fb..23ddbc38b995a1413e0a59625a30f7f98ef32ced 100644 (file)
@@ -1,20 +1,20 @@
 
 @misc{YosysGit,
-       author =        {Clifford Wolf},
+       author =        {Claire Xenia Wolf},
        title =         {{Yosys Open SYnthesis Suite (YOSYS)}},
-       note =          {\url{http://github.com/cliffordwolf/yosys}}
+       note =          {\url{http://github.com/YosysHQ/yosys}}
 }
 
 @misc{YosysTestsGit,
-       author =        {Clifford Wolf},
+       author =        {Claire Xenia Wolf},
        title =         {{Yosys Test Bench}},
-       note =          {\url{http://github.com/cliffordwolf/yosys-tests}}
+       note =          {\url{http://github.com/YosysHQ/yosys-tests}}
 }
 
 @misc{VlogHammer,
-       author =        {Clifford Wolf},
+       author =        {Claire Xenia Wolf},
        title =         {{VlogHammer Verilog Synthesis Regression Tests}},
-       note =          {\url{http://github.com/cliffordwolf/VlogHammer}}
+       note =          {\url{http://github.com/YosysHQ/VlogHammer}}
 }
 
 @misc{Icarus,
index 3bb3cf992ad960f06c84da4750d991b0a7518f3e..5fcedbff11fbab95971779267837d081d752ede8 100644 (file)
@@ -1,6 +1,6 @@
 
 // test cases found using vloghammer
-// https://github.com/cliffordwolf/VlogHammer
+// https://github.com/YosysHQ/VlogHammer
 
 module test01(a, y);
   input [7:0] a;