One more and tidy up
authorEddie Hung <eddie@fpgeh.com>
Thu, 6 Jun 2019 19:03:44 +0000 (12:03 -0700)
committerEddie Hung <eddie@fpgeh.com>
Thu, 6 Jun 2019 19:03:44 +0000 (12:03 -0700)
tests/various/muxpack.v
tests/various/muxpack.ys

index 333908fcb7ea38b177213db4953aa307eca2535c..c2c2537a0c90900a090a84aeff1d4545a3dd060c 100644 (file)
@@ -5,7 +5,6 @@ always @*
     else if (s == 2) o <= i[2*W+:W];
     else if (s == 3) o <= i[3*W+:W];
     else o <= {W{1'bx}};
-
 endmodule
 
 module mux_if_unbal_5_3 #(parameter N=5, parameter W=3) (input [N*W-1:0] i, input [$clog2(N)-1:0] s, output reg [W-1:0] o);
@@ -17,7 +16,6 @@ always @* begin
     if (s == 3) o <= i[3*W+:W];
     if (s == 4) o <= i[4*W+:W];
 end
-
 endmodule
 
 module mux_if_unbal_5_3_invert #(parameter N=5, parameter W=3) (input [N*W-1:0] i, input [$clog2(N)-1:0] s, output reg [W-1:0] o);
@@ -32,7 +30,6 @@ always @*
                        else o <= i[2*W+:W];
                else o <= i[1*W+:W];
     else o <= {W{1'bx}};
-
 endmodule
 
 module mux_if_unbal_5_3_width_mismatch #(parameter N=5, parameter W=3) (input [N*W-1:0] i, input [$clog2(N)-1:0] s, output reg [W-1:0] o);
@@ -44,10 +41,9 @@ always @* begin
     if (s == 3) o <= i[3*W+:W];
     if (s == 4) o <= i[4*W+:W];
 end
-
 endmodule
 
-module mux_if_unbal_5_3_missing #(parameter N=5, parameter W=3) (input [N*W-1:0] i, input [$clog2(N)-1:0] s, output reg [W-1:0] o);
+module mux_if_unbal_4_1_missing #(parameter N=5, parameter W=3) (input [N*W-1:0] i, input [$clog2(N)-1:0] s, output reg [W-1:0] o);
 always @* begin
     if (s == 0) o <= i[0*W+:W];
 //    else if (s == 1) o <= i[1*W+:W];
@@ -55,5 +51,17 @@ always @* begin
     else if (s == 3) o <= i[3*W+:W];
     else o <= {W{1'bx}};
 end
+endmodule
 
+module mux_if_unbal_5_3_order #(parameter N=5, parameter W=3) (input [N*W-1:0] i, input [$clog2(N)-1:0] s, output reg [W-1:0] o);
+always @* begin
+    o <= {W{1'bx}};
+    if (s == 3) o <= i[3*W+:W];
+    if (s == 2) o <= i[2*W+:W];
+    if (s == 1) o <= i[1*W+:W];
+    if (s == 4) o <= i[4*W+:W];
+    if (s == 0) o <= i[0*W+:W];
+end
 endmodule
+
+
index 174eea74ba60b02847ee2864e2453df2a208eba1..a967ddfef2f446c5047066fbaa46595db6072653 100644 (file)
@@ -56,7 +56,21 @@ miter -equiv -flatten -make_assert -make_outputs gold gate miter
 sat -verify -prove-asserts -show-ports miter
 
 design -load read
-hierarchy -top mux_if_unbal_5_3_missing
+hierarchy -top mux_if_unbal_4_1_missing
+prep
+design -save gold
+muxpack
+opt
+stat
+select -assert-count 1 t:$pmux
+design -stash gate
+design -import gold -as gold
+design -import gate -as gate
+miter -equiv -flatten -make_assert -make_outputs gold gate miter
+sat -verify -prove-asserts -show-ports miter
+
+design -load read
+hierarchy -top mux_if_unbal_5_3_order
 prep
 design -save gold
 muxpack