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authorSergeyDegtyar <sndegtyar@gmail.com>
Mon, 9 Sep 2019 05:49:29 +0000 (08:49 +0300)
committerMiodrag Milanovic <mmicko@gmail.com>
Thu, 17 Oct 2019 15:08:38 +0000 (17:08 +0200)
tests/xilinx_ug901/dynamic_shift_registers_1.ys
tests/xilinx_ug901/shift_registers_0.ys
tests/xilinx_ug901/shift_registers_1.ys

index 994e12a3e6c9725328975e088e5a7b67b32f78be..f70c84f2fb30ef9ee970bfb30c60a740a4efef39 100644 (file)
@@ -2,7 +2,7 @@ read_verilog dynamic_shift_registers_1.v
 hierarchy -top dynamic_shift_register_1
 proc
 flatten
-
+#ERROR: Found 1 unproven $equiv cells in 'equiv_status -assert'.
 #equiv_opt -assert -map +/xilinx/cells_sim.v synth_xilinx # equivalency check
 equiv_opt -map +/xilinx/cells_sim.v synth_xilinx # equivalency check
 
index ae7d23a7f493a3a9ada66534f440857045b65447..89da1d7cc87a41579e3a1273bf314bdbad0a0dc5 100644 (file)
@@ -2,6 +2,7 @@ read_verilog shift_registers_0.v
 hierarchy -top shift_registers_0
 proc
 flatten
+#ERROR: Found 2 unproven $equiv cells in 'equiv_status -assert'.
 #equiv_opt -assert -map +/xilinx/cells_sim.v synth_xilinx # equivalency check
 equiv_opt -map +/xilinx/cells_sim.v synth_xilinx # equivalency check
 
index fb935c446e1cafd0b76be0f85ee57d78f551f448..b53b6cb25ff1313016395699f194eef0089cb475 100644 (file)
@@ -2,7 +2,7 @@ read_verilog shift_registers_1.v
 hierarchy -top shift_registers_1
 proc
 flatten
-
+#ERROR: Found 2 unproven $equiv cells in 'equiv_status -assert'.
 #equiv_opt -assert -map +/xilinx/cells_sim.v synth_xilinx # equivalency check
 equiv_opt -map +/xilinx/cells_sim.v synth_xilinx # equivalency check