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authorLuke Kenneth Casson Leighton <lkcl@lkcl.net>
Thu, 15 Nov 2018 15:36:27 +0000 (15:36 +0000)
committerLuke Kenneth Casson Leighton <lkcl@lkcl.net>
Thu, 15 Nov 2018 15:36:27 +0000 (15:36 +0000)
simple_v_extension/specification.mdwn

index 12bf0446c7fcbc67c5e0f5cafa3dad8ac74acbb9..572f87f815ade6d7f92b685048159692cf5a7e40 100644 (file)
@@ -671,7 +671,7 @@ for the storage of comparisions: in these specific circumstances
 the requirement for there to be an active CSR *register* entry
 is removed.
 
-## REMAP CSR
+## REMAP CSR <a name="remap" />
 
 (Note: both the REMAP and SHAPE sections are best read after the
  rest of the document has been read)
@@ -963,8 +963,8 @@ Where vectorisation is present on either or both src registers, the
 branch may stil go ahead if any only if *all* tests succeed (i.e. excluding
 those tests that are predicated out).
 
-Note that when either src1 or src2 have zero-predication enabled,
-a cleared bit in the respective predicate indicates that the result
+Note that when zero-predication is enabled (from source rs1),
+a cleared bit in the predicate indicates that the result
 of the compare is set to "false", i.e. that the corresponding
 destination bit (or result)) be set to zero.  Contrast this with
 when zeroing is not set: bits in the destination predicate are