Fix clk_pol for FD*_1

diff --git a/backends/aiger/xaiger.cc b/backends/aiger/xaiger.cc
index 9a448c2a08f3bc45519f6891721fb33357eca36b..82c28549c33285d925c8468101849c013e9d216f 100644 (file)
--- a/backends/aiger/xaiger.cc
+++ b/backends/aiger/xaiger.cc
@@ -311,7 +311,6 @@ struct XAigerWriter
                                                alias_map[O] = q;
                                        undriven_bits.erase(O);
                                        ff_bits.emplace_back(q);
-
                                }
                                else {
                                        for (const auto &conn : cell->connections()) {

diff --git a/techlibs/xilinx/abc_ff.v b/techlibs/xilinx/abc_ff.v
index 6f9011ef14afa36fc9699750cec2f4c3eb9b40ce..8e0b578aba053dd41f51a3838049eb7c4cd456c9 100644 (file)
--- a/techlibs/xilinx/abc_ff.v
+++ b/techlibs/xilinx/abc_ff.v
@@ -157,7 +157,7 @@ module \$__ABC_FDRE_1 ((* abc_flop_q *)   output Q,
                        (* abc_flop_d *)   input D,
                        input R, \$pastQ );
   parameter [0:0] INIT = 1'b0;
-  parameter \$abc_flop_clk_pol = 1'b1;
+  parameter \$abc_flop_clk_pol = 1'b0;
   parameter \$abc_flop_en_pol = 1'b1;
   assign Q = R ? 1'b0 : (CE ? D : \$pastQ );
 endmodule
@@ -184,7 +184,7 @@ module \$__ABC_FDCE_1 ((* abc_flop_q *)   output Q,
                        (* abc_flop_d *)   input D,
                        input CLR, \$pastQ );
   parameter [0:0] INIT = 1'b0;
-  parameter \$abc_flop_clk_pol = 1'b1;
+  parameter \$abc_flop_clk_pol = 1'b0;
   parameter \$abc_flop_en_inv = 1'b1;
   assign Q = (CE && !CLR) ? D : \$pastQ ;
 endmodule
@@ -211,7 +211,7 @@ module \$__ABC_FDPE_1 ((* abc_flop_q *)   output Q,
                        (* abc_flop_d *)   input D,
                        input PRE, \$pastQ );
   parameter [0:0] INIT = 1'b0;
-  parameter \$abc_flop_clk_pol = ~IS_C_INVERTED;
+  parameter \$abc_flop_clk_pol = 1'b0;
   parameter \$abc_flop_en_pol = 1'b1;
   assign Q = (CE && !PRE) ? D : \$pastQ ;
 endmodule