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authorEddie Hung <eddie@fpgeh.com>
Fri, 30 Aug 2019 23:44:11 +0000 (16:44 -0700)
committerEddie Hung <eddie@fpgeh.com>
Fri, 30 Aug 2019 23:44:11 +0000 (16:44 -0700)
techlibs/xilinx/cells_sim.v

index b4657dacaf3c31215e949e3f0151009b11cf77de..6e8729256eef016283fe0fc9dedffbfbb81048b3 100644 (file)
@@ -269,7 +269,7 @@ endmodule
 module FDCE (
   (* abc_arrival=303 *)
   output reg Q,
-  (* clkbuf_sink *) 
+  (* clkbuf_sink *)
   input C,
   input CE, D, CLR
 );
@@ -289,7 +289,7 @@ endmodule
 module FDPE (
   (* abc_arrival=303 *)
   output reg Q,
-  (* clkbuf_sink *) 
+  (* clkbuf_sink *)
   input C,
   input CE, D, PRE
 );