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authorClifford Wolf <clifford@clifford.at>
Sun, 29 Jan 2017 16:14:05 +0000 (17:14 +0100)
committerClifford Wolf <clifford@clifford.at>
Sun, 29 Jan 2017 16:14:05 +0000 (17:14 +0100)
docs/source/index.rst

index de64b967b2e5b2a8ae40d7c6f46ece480bacf428..9620eb34ae811dfaf579e022643431461ad3c2c8 100644 (file)
@@ -7,16 +7,14 @@ hardware verification flows. SymbiYosys provides flows for the following
 formal tasks:
 
    * Bounded verification of safety properties (assertions)
-   * *Unbounded verification of safety properties*
-   * *Generation of test benches from cover statements*
-   * *Verification of liveness properties*
-   * *Formal equivalence checking*
+   * Unbounded verification of safety properties [TBD]
+   * Generation of test benches from cover statements [TBD]
+   * Verification of liveness properties [TBD]
+   * Formal equivalence checking [TBD]
 
-(Italic items are features under construction and not available
+(Items marked [TBD] are features under construction and not available
 at the moment.)
 
-Contents:
-
 .. toctree::
    :maxdepth: 2