From: Barnaby Wilks Date: Mon, 5 Aug 2019 11:43:38 +0000 (+0100) Subject: Removes support in the ARM assembler for the unsigned variants of the VQ(R)DMLAH... X-Git-Url: https://git.libre-soc.org/?a=commitdiff_plain;h=23d188c74e7481bb0af3c42b84fc9cb0c94267e5;p=binutils-gdb.git Removes support in the ARM assembler for the unsigned variants of the VQ(R)DMLAH and VQ(R)DMLASH MVE instructions. Previously GAS would accept .u32, .u16 and .u8 suffixes to the VQ(R)DMLAH and VQ(R)DMLASH instructions, however the Armv8.1-M Mainline specification states that these functions only have signed variations (.s32, .s16 and .s8 suffixes). This is documented here: https://static.docs.arm.com/ddi0553/bh/DDI0553B_h_armv8m_arm.pdf?_ga=2.143079093.1892401233.1563295591-999473562.1560847439#page=1183 gas * config/tc-arm.c (do_mve_vqdmlah): Use N_S_32 macro. (do_neon_qrdmlah): Use N_S_32 macro. * testsuite/gas/arm/mve-vqdmlah-bad.d: New test. * testsuite/gas/arm/mve-vqdmlah-bad.l: New test. * testsuite/gas/arm/mve-vqdmlah-bad.s: New test. * testsuite/gas/arm/mve-vqdmlah.d: Remove unsigned instruction tests. * testsuite/gas/arm/mve-vqdmlah.s: Remove unsigned instruction tests. * testsuite/gas/arm/mve-vqdmlash-bad.d: New test. * testsuite/gas/arm/mve-vqdmlash-bad.l: New test. * testsuite/gas/arm/mve-vqdmlash-bad.s: New test. * testsuite/gas/arm/mve-vqdmlash.d: Remove unsigned instruction tests. * testsuite/gas/arm/mve-vqdmlash.s: Remove unsigned instruction tests. opcodes * arm-dis.c: Only accept signed variants of VQ(R)DMLAH and VQ(R)DMLASH instructions. --- diff --git a/gas/ChangeLog b/gas/ChangeLog index 4d6f9023688..9f3c824aaa3 100644 --- a/gas/ChangeLog +++ b/gas/ChangeLog @@ -1,3 +1,18 @@ +2019-08-05 Barnaby Wilks + + * config/tc-arm.c (do_mve_vqdmlah): Use N_S_32 macro. + (do_neon_qrdmlah): Use N_S_32 macro. + * testsuite/gas/arm/mve-vqdmlah-bad.d: New test. + * testsuite/gas/arm/mve-vqdmlah-bad.l: New test. + * testsuite/gas/arm/mve-vqdmlah-bad.s: New test. + * testsuite/gas/arm/mve-vqdmlah.d: Remove unsigned instruction tests. + * testsuite/gas/arm/mve-vqdmlah.s: Remove unsigned instruction tests. + * testsuite/gas/arm/mve-vqdmlash-bad.d: New test. + * testsuite/gas/arm/mve-vqdmlash-bad.l: New test. + * testsuite/gas/arm/mve-vqdmlash-bad.s: New test. + * testsuite/gas/arm/mve-vqdmlash.d: Remove unsigned instruction tests. + * testsuite/gas/arm/mve-vqdmlash.s: Remove unsigned instruction tests. + 2019-07-30 Mel Chen * testsuite/gas/riscv/alias-csr.s: Add testcase for CSR-access diff --git a/gas/config/tc-arm.c b/gas/config/tc-arm.c index aa082a60c73..f7bebc1b5a4 100644 --- a/gas/config/tc-arm.c +++ b/gas/config/tc-arm.c @@ -17900,7 +17900,7 @@ do_mve_vqdmlah (void) { enum neon_shape rs = neon_select_shape (NS_QQR, NS_NULL); struct neon_type_el et - = neon_check_type (3, rs, N_EQK, N_EQK, N_SU_MVE | N_KEY); + = neon_check_type (3, rs, N_EQK, N_EQK, N_S_32 | N_KEY); if (inst.cond > COND_ALWAYS) inst.pred_insn_type = INSIDE_VPT_INSN; @@ -18190,7 +18190,7 @@ do_neon_qrdmlah (void) { enum neon_shape rs = neon_select_shape (NS_QQR, NS_NULL); struct neon_type_el et - = neon_check_type (3, rs, N_EQK, N_EQK, N_SU_MVE | N_KEY); + = neon_check_type (3, rs, N_EQK, N_EQK, N_S_32 | N_KEY); NEON_ENCODE (INTEGER, inst); mve_encode_qqr (et.size, et.type == NT_unsigned, 0); diff --git a/gas/testsuite/gas/arm/mve-vqdmlah-bad.d b/gas/testsuite/gas/arm/mve-vqdmlah-bad.d new file mode 100644 index 00000000000..1502a1402a6 --- /dev/null +++ b/gas/testsuite/gas/arm/mve-vqdmlah-bad.d @@ -0,0 +1,3 @@ +#name: bad MVE VQDMLAH and VQRDMLAH instructions +#as: -march=armv8.1-m.main+mve.fp +#error_output: mve-vqdmlah-bad.l diff --git a/gas/testsuite/gas/arm/mve-vqdmlah-bad.l b/gas/testsuite/gas/arm/mve-vqdmlah-bad.l new file mode 100644 index 00000000000..d5631ef7699 --- /dev/null +++ b/gas/testsuite/gas/arm/mve-vqdmlah-bad.l @@ -0,0 +1,7 @@ +[^:]*: Assembler messages: +[^:]*:4: Error: bad type in SIMD instruction -- `vqdmlah.u8 q1,q2,r0' +[^:]*:4: Error: bad type in SIMD instruction -- `vqrdmlah.u8 q3,q4,r5' +[^:]*:4: Error: bad type in SIMD instruction -- `vqdmlah.u16 q1,q2,r0' +[^:]*:4: Error: bad type in SIMD instruction -- `vqrdmlah.u16 q3,q4,r5' +[^:]*:4: Error: bad type in SIMD instruction -- `vqdmlah.u32 q1,q2,r0' +[^:]*:4: Error: bad type in SIMD instruction -- `vqrdmlah.u32 q3,q4,r5' diff --git a/gas/testsuite/gas/arm/mve-vqdmlah-bad.s b/gas/testsuite/gas/arm/mve-vqdmlah-bad.s new file mode 100644 index 00000000000..ca060092cbe --- /dev/null +++ b/gas/testsuite/gas/arm/mve-vqdmlah-bad.s @@ -0,0 +1,4 @@ +.irp data, u8, u16, u32 +vqdmlah.\data q1, q2, r0 +vqrdmlah.\data q3, q4, r5 +.endr diff --git a/gas/testsuite/gas/arm/mve-vqdmlah.d b/gas/testsuite/gas/arm/mve-vqdmlah.d index f6d4c3f523f..1f9ac9952dd 100644 --- a/gas/testsuite/gas/arm/mve-vqdmlah.d +++ b/gas/testsuite/gas/arm/mve-vqdmlah.d @@ -455,456 +455,6 @@ Disassembly of section .text: [^>]*> ee0e ee4c vqrdmlah.s8 q7, q7, ip [^>]*> ee0e ee6e vqdmlah.s8 q7, q7, lr [^>]*> ee0e ee4e vqrdmlah.s8 q7, q7, lr -[^>]*> fe00 0e60 vqdmlah.u8 q0, q0, r0 -[^>]*> fe00 0e40 vqrdmlah.u8 q0, q0, r0 -[^>]*> fe00 0e61 vqdmlah.u8 q0, q0, r1 -[^>]*> fe00 0e41 vqrdmlah.u8 q0, q0, r1 -[^>]*> fe00 0e62 vqdmlah.u8 q0, q0, r2 -[^>]*> fe00 0e42 vqrdmlah.u8 q0, q0, r2 -[^>]*> fe00 0e64 vqdmlah.u8 q0, q0, r4 -[^>]*> fe00 0e44 vqrdmlah.u8 q0, q0, r4 -[^>]*> fe00 0e67 vqdmlah.u8 q0, q0, r7 -[^>]*> fe00 0e47 vqrdmlah.u8 q0, q0, r7 -[^>]*> fe00 0e68 vqdmlah.u8 q0, q0, r8 -[^>]*> fe00 0e48 vqrdmlah.u8 q0, q0, r8 -[^>]*> fe00 0e6a vqdmlah.u8 q0, q0, sl -[^>]*> fe00 0e4a vqrdmlah.u8 q0, q0, sl -[^>]*> fe00 0e6c vqdmlah.u8 q0, q0, ip -[^>]*> fe00 0e4c vqrdmlah.u8 q0, q0, ip -[^>]*> fe00 0e6e vqdmlah.u8 q0, q0, lr -[^>]*> fe00 0e4e vqrdmlah.u8 q0, q0, lr -[^>]*> fe02 0e60 vqdmlah.u8 q0, q1, r0 -[^>]*> fe02 0e40 vqrdmlah.u8 q0, q1, r0 -[^>]*> fe02 0e61 vqdmlah.u8 q0, q1, r1 -[^>]*> fe02 0e41 vqrdmlah.u8 q0, q1, r1 -[^>]*> fe02 0e62 vqdmlah.u8 q0, q1, r2 -[^>]*> fe02 0e42 vqrdmlah.u8 q0, q1, r2 -[^>]*> fe02 0e64 vqdmlah.u8 q0, q1, r4 -[^>]*> fe02 0e44 vqrdmlah.u8 q0, q1, r4 -[^>]*> fe02 0e67 vqdmlah.u8 q0, q1, r7 -[^>]*> fe02 0e47 vqrdmlah.u8 q0, q1, r7 -[^>]*> fe02 0e68 vqdmlah.u8 q0, q1, r8 -[^>]*> fe02 0e48 vqrdmlah.u8 q0, q1, r8 -[^>]*> fe02 0e6a vqdmlah.u8 q0, q1, sl -[^>]*> fe02 0e4a vqrdmlah.u8 q0, q1, sl -[^>]*> fe02 0e6c vqdmlah.u8 q0, q1, ip -[^>]*> fe02 0e4c vqrdmlah.u8 q0, q1, ip -[^>]*> fe02 0e6e vqdmlah.u8 q0, q1, lr -[^>]*> fe02 0e4e vqrdmlah.u8 q0, q1, lr -[^>]*> fe04 0e60 vqdmlah.u8 q0, q2, r0 -[^>]*> fe04 0e40 vqrdmlah.u8 q0, q2, r0 -[^>]*> fe04 0e61 vqdmlah.u8 q0, q2, r1 -[^>]*> fe04 0e41 vqrdmlah.u8 q0, q2, r1 -[^>]*> fe04 0e62 vqdmlah.u8 q0, q2, r2 -[^>]*> fe04 0e42 vqrdmlah.u8 q0, q2, r2 -[^>]*> fe04 0e64 vqdmlah.u8 q0, q2, r4 -[^>]*> fe04 0e44 vqrdmlah.u8 q0, q2, r4 -[^>]*> fe04 0e67 vqdmlah.u8 q0, q2, r7 -[^>]*> fe04 0e47 vqrdmlah.u8 q0, q2, r7 -[^>]*> fe04 0e68 vqdmlah.u8 q0, q2, r8 -[^>]*> fe04 0e48 vqrdmlah.u8 q0, q2, r8 -[^>]*> fe04 0e6a vqdmlah.u8 q0, q2, sl -[^>]*> fe04 0e4a vqrdmlah.u8 q0, q2, sl -[^>]*> fe04 0e6c vqdmlah.u8 q0, q2, ip -[^>]*> fe04 0e4c vqrdmlah.u8 q0, q2, ip -[^>]*> fe04 0e6e vqdmlah.u8 q0, q2, lr -[^>]*> fe04 0e4e vqrdmlah.u8 q0, q2, lr -[^>]*> fe08 0e60 vqdmlah.u8 q0, q4, r0 -[^>]*> fe08 0e40 vqrdmlah.u8 q0, q4, r0 -[^>]*> fe08 0e61 vqdmlah.u8 q0, q4, r1 -[^>]*> fe08 0e41 vqrdmlah.u8 q0, q4, r1 -[^>]*> fe08 0e62 vqdmlah.u8 q0, q4, r2 -[^>]*> fe08 0e42 vqrdmlah.u8 q0, q4, r2 -[^>]*> fe08 0e64 vqdmlah.u8 q0, q4, r4 -[^>]*> fe08 0e44 vqrdmlah.u8 q0, q4, r4 -[^>]*> fe08 0e67 vqdmlah.u8 q0, q4, r7 -[^>]*> fe08 0e47 vqrdmlah.u8 q0, q4, r7 -[^>]*> fe08 0e68 vqdmlah.u8 q0, q4, r8 -[^>]*> fe08 0e48 vqrdmlah.u8 q0, q4, r8 -[^>]*> fe08 0e6a vqdmlah.u8 q0, q4, sl -[^>]*> fe08 0e4a vqrdmlah.u8 q0, q4, sl -[^>]*> fe08 0e6c vqdmlah.u8 q0, q4, ip -[^>]*> fe08 0e4c vqrdmlah.u8 q0, q4, ip -[^>]*> fe08 0e6e vqdmlah.u8 q0, q4, lr -[^>]*> fe08 0e4e vqrdmlah.u8 q0, q4, lr -[^>]*> fe0e 0e60 vqdmlah.u8 q0, q7, r0 -[^>]*> fe0e 0e40 vqrdmlah.u8 q0, q7, r0 -[^>]*> fe0e 0e61 vqdmlah.u8 q0, q7, r1 -[^>]*> fe0e 0e41 vqrdmlah.u8 q0, q7, r1 -[^>]*> fe0e 0e62 vqdmlah.u8 q0, q7, r2 -[^>]*> fe0e 0e42 vqrdmlah.u8 q0, q7, r2 -[^>]*> fe0e 0e64 vqdmlah.u8 q0, q7, r4 -[^>]*> fe0e 0e44 vqrdmlah.u8 q0, q7, r4 -[^>]*> fe0e 0e67 vqdmlah.u8 q0, q7, r7 -[^>]*> fe0e 0e47 vqrdmlah.u8 q0, q7, r7 -[^>]*> fe0e 0e68 vqdmlah.u8 q0, q7, r8 -[^>]*> fe0e 0e48 vqrdmlah.u8 q0, q7, r8 -[^>]*> fe0e 0e6a vqdmlah.u8 q0, q7, sl -[^>]*> fe0e 0e4a vqrdmlah.u8 q0, q7, sl -[^>]*> fe0e 0e6c vqdmlah.u8 q0, q7, ip -[^>]*> fe0e 0e4c vqrdmlah.u8 q0, q7, ip -[^>]*> fe0e 0e6e vqdmlah.u8 q0, q7, lr -[^>]*> fe0e 0e4e vqrdmlah.u8 q0, q7, lr -[^>]*> fe00 2e60 vqdmlah.u8 q1, q0, r0 -[^>]*> fe00 2e40 vqrdmlah.u8 q1, q0, r0 -[^>]*> fe00 2e61 vqdmlah.u8 q1, q0, r1 -[^>]*> fe00 2e41 vqrdmlah.u8 q1, q0, r1 -[^>]*> fe00 2e62 vqdmlah.u8 q1, q0, r2 -[^>]*> fe00 2e42 vqrdmlah.u8 q1, q0, r2 -[^>]*> fe00 2e64 vqdmlah.u8 q1, q0, r4 -[^>]*> fe00 2e44 vqrdmlah.u8 q1, q0, r4 -[^>]*> fe00 2e67 vqdmlah.u8 q1, q0, r7 -[^>]*> fe00 2e47 vqrdmlah.u8 q1, q0, r7 -[^>]*> fe00 2e68 vqdmlah.u8 q1, q0, r8 -[^>]*> fe00 2e48 vqrdmlah.u8 q1, q0, r8 -[^>]*> fe00 2e6a vqdmlah.u8 q1, q0, sl -[^>]*> fe00 2e4a vqrdmlah.u8 q1, q0, sl -[^>]*> fe00 2e6c vqdmlah.u8 q1, q0, ip -[^>]*> fe00 2e4c vqrdmlah.u8 q1, q0, ip -[^>]*> fe00 2e6e vqdmlah.u8 q1, q0, lr -[^>]*> fe00 2e4e vqrdmlah.u8 q1, q0, lr -[^>]*> fe02 2e60 vqdmlah.u8 q1, q1, r0 -[^>]*> fe02 2e40 vqrdmlah.u8 q1, q1, r0 -[^>]*> fe02 2e61 vqdmlah.u8 q1, q1, r1 -[^>]*> fe02 2e41 vqrdmlah.u8 q1, q1, r1 -[^>]*> fe02 2e62 vqdmlah.u8 q1, q1, r2 -[^>]*> fe02 2e42 vqrdmlah.u8 q1, q1, r2 -[^>]*> fe02 2e64 vqdmlah.u8 q1, q1, r4 -[^>]*> fe02 2e44 vqrdmlah.u8 q1, q1, r4 -[^>]*> fe02 2e67 vqdmlah.u8 q1, q1, r7 -[^>]*> fe02 2e47 vqrdmlah.u8 q1, q1, r7 -[^>]*> fe02 2e68 vqdmlah.u8 q1, q1, r8 -[^>]*> fe02 2e48 vqrdmlah.u8 q1, q1, r8 -[^>]*> fe02 2e6a vqdmlah.u8 q1, q1, sl -[^>]*> fe02 2e4a vqrdmlah.u8 q1, q1, sl -[^>]*> fe02 2e6c vqdmlah.u8 q1, q1, ip -[^>]*> fe02 2e4c vqrdmlah.u8 q1, q1, ip -[^>]*> fe02 2e6e vqdmlah.u8 q1, q1, lr -[^>]*> fe02 2e4e vqrdmlah.u8 q1, q1, lr -[^>]*> fe04 2e60 vqdmlah.u8 q1, q2, r0 -[^>]*> fe04 2e40 vqrdmlah.u8 q1, q2, r0 -[^>]*> fe04 2e61 vqdmlah.u8 q1, q2, r1 -[^>]*> fe04 2e41 vqrdmlah.u8 q1, q2, r1 -[^>]*> fe04 2e62 vqdmlah.u8 q1, q2, r2 -[^>]*> fe04 2e42 vqrdmlah.u8 q1, q2, r2 -[^>]*> fe04 2e64 vqdmlah.u8 q1, q2, r4 -[^>]*> fe04 2e44 vqrdmlah.u8 q1, q2, r4 -[^>]*> fe04 2e67 vqdmlah.u8 q1, q2, r7 -[^>]*> fe04 2e47 vqrdmlah.u8 q1, q2, r7 -[^>]*> fe04 2e68 vqdmlah.u8 q1, q2, r8 -[^>]*> fe04 2e48 vqrdmlah.u8 q1, q2, r8 -[^>]*> fe04 2e6a vqdmlah.u8 q1, q2, sl -[^>]*> fe04 2e4a vqrdmlah.u8 q1, q2, sl -[^>]*> fe04 2e6c vqdmlah.u8 q1, q2, ip -[^>]*> fe04 2e4c vqrdmlah.u8 q1, q2, ip -[^>]*> fe04 2e6e vqdmlah.u8 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Wilks + + * arm-dis.c: Only accept signed variants of VQ(R)DMLAH and VQ(R)DMLASH + instructions. + 2019-07-30 Mel Chen * riscv-opc.c (riscv_opcodes): Set frsr, fssr, frcsr, fscsr, frrm, diff --git a/opcodes/arm-dis.c b/opcodes/arm-dis.c index d1e6f03756d..033725dbad9 100644 --- a/opcodes/arm-dis.c +++ b/opcodes/arm-dis.c @@ -3019,25 +3019,25 @@ static const struct mopcode32 mve_opcodes[] = /* Vector VQDMLAH. */ {ARM_FEATURE_COPROC (FPU_MVE), MVE_VQDMLAH, - 0xee000e60, 0xef811f70, + 0xee000e60, 0xff811f70, "vqdmlah%v.%u%20-21s\t%13-15,22Q, %17-19,7Q, %0-3r"}, /* Vector VQRDMLAH. */ {ARM_FEATURE_COPROC (FPU_MVE), MVE_VQRDMLAH, - 0xee000e40, 0xef811f70, + 0xee000e40, 0xff811f70, "vqrdmlah%v.%u%20-21s\t%13-15,22Q, %17-19,7Q, %0-3r"}, /* Vector VQDMLASH. */ {ARM_FEATURE_COPROC (FPU_MVE), MVE_VQDMLASH, - 0xee001e60, 0xef811f70, + 0xee001e60, 0xff811f70, "vqdmlash%v.%u%20-21s\t%13-15,22Q, %17-19,7Q, %0-3r"}, /* Vector VQRDMLASH. */ {ARM_FEATURE_COPROC (FPU_MVE), MVE_VQRDMLASH, - 0xee001e40, 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