From: Michael Walle <michael@walle.cc>
Date: Mon, 12 Nov 2012 18:36:16 +0000 (+0100)
Subject: lm32: fix documentation style
X-Git-Tag: 24jan2021_ls180~3078
X-Git-Url: https://git.libre-soc.org/?a=commitdiff_plain;h=2ae17af75be84e662d8d517a2c14b61bcce49d73;p=litex.git

lm32: fix documentation style

Signed-off-by: Michael Walle <michael@walle.cc>
---

diff --git a/verilog/lm32/lm32_dp_ram.v b/verilog/lm32/lm32_dp_ram.v
index bba523ed..bc752b00 100644
--- a/verilog/lm32/lm32_dp_ram.v
+++ b/verilog/lm32/lm32_dp_ram.v
@@ -1,14 +1,29 @@
+/////////////////////////////////////////////////////
+// Module interface
+/////////////////////////////////////////////////////
+
 module lm32_dp_ram(
+	// ----- Inputs -----
 	clk_i,
 	rst_i,
 	we_i,
 	waddr_i,
 	wdata_i,
 	raddr_i,
-	rdata_o);
+	// ----- Outputs -----
+	rdata_o
+);
+
+/////////////////////////////////////////////////////
+// Parameters
+/////////////////////////////////////////////////////
+
+parameter data_width = 1;               // Width of the data ports
+parameter addr_width = 1;               // Width of the address ports
 
-parameter addr_width = 32;
-parameter data_width = 8;
+/////////////////////////////////////////////////////
+// Inputs
+/////////////////////////////////////////////////////
 
 input clk_i;
 input rst_i;
@@ -16,14 +31,31 @@ input we_i;
 input [addr_width-1:0] waddr_i;
 input [data_width-1:0] wdata_i;
 input [addr_width-1:0] raddr_i;
+
+/////////////////////////////////////////////////////
+// Outputs
+/////////////////////////////////////////////////////
+
 output [data_width-1:0] rdata_o;
 
-reg [data_width-1:0] mem[(1<<addr_width)-1:0];
+/////////////////////////////////////////////////////
+// Internal nets and registers
+/////////////////////////////////////////////////////
 
+reg [data_width-1:0] mem[(1<<addr_width)-1:0];
 reg [addr_width-1:0] raddr_r;
+
+/////////////////////////////////////////////////////
+// Combinational logic
+/////////////////////////////////////////////////////
+
 assign rdata_o = mem[raddr_r];
 
-always @ (posedge clk_i)
+/////////////////////////////////////////////////////
+// Sequential logic
+/////////////////////////////////////////////////////
+
+always @(posedge clk_i)
 begin
 	if (we_i)
 		mem[waddr_i] <= wdata_i;