From: Luke Kenneth Casson Leighton <lkcl@lkcl.net>
Date: Wed, 27 Feb 2019 13:58:51 +0000 (+0000)
Subject: connect add0 to add1
X-Git-Tag: ls180-24jan2020~1809
X-Git-Url: https://git.libre-soc.org/?a=commitdiff_plain;h=8d5510e7181e1cec2a8f57e9d1625801e34d27c4;p=ieee754fpu.git

connect add0 to add1
---

diff --git a/src/add/nmigen_add_experiment.py b/src/add/nmigen_add_experiment.py
index 30878f0c..c47c3eb1 100644
--- a/src/add/nmigen_add_experiment.py
+++ b/src/add/nmigen_add_experiment.py
@@ -644,9 +644,9 @@ class FPADD:
         m.submodules.add0 = add0.mod
 
         add1 = self.add_state(FPAddStage1(self.width))
-        add1.set_inputs({"tot": tot, "z": z}) # Z input passes through
+        add1.set_inputs({"tot": add0.out_tot, "z": add0.out_z})
         add1.set_outputs({"z": z, "of": of})  # XXX Z as output
-        add1.mod.setup(m, tot, z, add1.out_z, add1.out_of)
+        add1.mod.setup(m, add0.out_tot, z, add1.out_z, add1.out_of)
         m.submodules.add1 = add1.mod
 
         n1 = self.add_state(FPNorm1(self.width))