Merge branch 'hansi'

Cleaned up ABC file/io error handling

Set execute bit on tests/openmsp430/run-synth.sh for real

added error checking at execution of ABC

Signed-off-by: Clifford Wolf <clifford@clifford.at>

corrected typos

Signed-off-by: Clifford Wolf <clifford@clifford.at>

set executable flags to run-synth.sh, added .gitignore

Signed-off-by: Clifford Wolf <clifford@clifford.at>

added ckeck for Icarus Verilog, otherwise the tests are silently stopped

Signed-off-by: Clifford Wolf <clifford@clifford.at>

corrected typos

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fixed gcc warnings and added error handling to shell escape

Added scc pass (find logic loops)

Added vi .*.swp files to .gitignore

Added [[CITE]] tags to abc and fsm_extract passes

Added additional functionality and cleanups in sigtools.h and celltypes.h

Changed prefix for selection operators from # to %

Added #ci and #co selection operators

Added more features to #x selection operator

Added "select -write" command

More support code for $sr cells

Added $sr cell type to celltypes.h

Fixed detection of public wires in opt_rmunused

Added shell escape to command language

Fixed and improved #x selection operator

Automatically select new objects in abc and techmap passes

Added ## selection operator (union all on stack)

Added select -count mode

Split extract -attr into extract -cell_attr and -wire_attr

Added support for attribute matching in extract pass

Added portmapping support to subcircuit userCompareNodes() api

Cleanups and improvements in Makefile

Fixed parsing of select #x<num> operator

Improved error message on failed module load

Added support for loadable modules (aka plugins)

Reset Makefile default config setting (oops)

Fixed mine test case for subcircuit library

Fixed handling of constant values and port swapping in subcircuit library

Changed default value for extract -mine_cells_span

Added some simple progress information to verbose subcircuit miner output

Implemented -mine_split option to extract pass

Implemented much better #x select operator

Implemented extract -mine_max_fanout <num> option

Performance optimization in subcircuit mining

Fixed a gcc compiler warning [-Wparentheses]

Added "shared nodes" feature to the subcircuit library

Added support for "extract_order" attribute to extract pass

Added design->select() api and use it in extract pass

Fixed subcircuit allowOverlap=false corner case

Added support for #x:<num> select stmt

Handle known inout ports as outputs in show command

Fixed memory corruption in subcircuit miner

Minor hotfixes (mostly gcc build fixes)

Added library support to celltypes class and show pass

Implemented general handler for selection arguments

Finished "extract -mine" feature

More fun with subcircuit mining

Added -mine option to extract pass (not finished)

subcircuit library: implied allExtern for mining

Added frequent subcircuit miner to subcircuit library

Added help messages for fsm_* passes

Added help messages to memory_* passes

Added help messages to proc_* passes

Added help messages for opt_* passes

Added id2cstr API

Added help messages to ilang and verilog frontends

Do not unescape identifiers starting with \$

Fixed "make qtcreator" (we now have a libs/ directory)

Added more help messages

Improved help message for "shell" command

Added help command to README (and some other README changes)

Added online help for "show" and "hierarchy" commands

Added help for command line options

Added help msg to select command (and minor improvements)

Added more help messages (extract, abc, dfflibmap)

Added "help" command

Added port swapping and compatible types to "extract" pass

Added "extract -constports" feature

Changed default frontend for "-" to "script" (was: "ilang")

Fixed "extract" pass for non-optimized needles

Added support for simple gates with one constant input to opt_const

Added extract -verbose and -map ilang support

Implemented basic functionality of "extract" pass

Added support for constant signals in "extract" pass

Added "extract" pass (not functional yet)

Added some additional TODO items

Fixed typo in README

Added copyright statement to readme file

Moved stand-alone libs to libs/ directory and added libs/subcircuit

Added support for verilog genblock[index].member syntax

Merge pull request #2 from mschmoelzer/master

"fsm_export" pass: fix KISS file generation.

"fsm_export" pass: fix KISS file generation.

The KISS file format now follows the conventions specified in
"Logic Synthesis and Optimization Benchmarks User Guide", Version 3.0
by Saeyang Yang.

This change ensures interoperability with the "trfsmgen" program by Johann
Glaser.

Signed-off-by: Martin Schmölzer <martin.schmoelzer@student.tuwien.ac.at>

Added support for "always @(*)"

Merge pull request #1 from mschmoelzer/master

Add support for "fsm_export" synthesis attributes to fsm_export pass

Merge remote-tracking branch 'upstream/master'

Add support for "fsm_export" synthesis attributes to fsm_export pass.

This allows to specify the file name for exported files directly in the HDL
source via the fsm_export=... attribute on the FSM state register.

Verilog example:
    (* fsm_export="my_fsm.kiss2" *)
    reg [3:0] state;

The fsm_export pass now also accepts the option "-noauto". This causes only
FSMs with the fsm_export attribute to be exported, any other FSMs are ignored.

Signed-off-by: Martin Schmölzer <martin.schmoelzer@student.tuwien.ac.at>

Added "getting started" section to README

Improvements in command shell

- Added 'shell' command (run interactive shell from synth script)
- Added support for ; as cmd seperator as in "proc; opt"
- Fixed c++ static initialization order problem with pass register

Added a:*=* syntax to select framework

Added qtcreator.creator.user to top level .gitignore

Copy attributes from state signal to fsm cell

More .gitignore and fixed "make mrproper"

added more .gitignore files (make test)