Set status.u64 to true on boot

This isn't required by the ISA but it matches existing HW.

fix disassembly of bnez and friends

Merge branch 'tm'

Sync encoding in opcodes

Add ut_fclass_s/d hwacha (unused until encoding sync)

Support RV32 RDTIMEH/RDCYCLEH/RDINSTRETH

speed up compilation a bit

New FP encoding

Add fclass.{s|d} instructions

add hwacha vfmsv instructions

add extensions to riscv-dis for better disassembly

Renumber uarch CSRs into custom CSR space

Fix I$ simulator not making forward progress

Fix commit log when !debug

Revert to old AUIPC definition

Clear EVEC LSBs, which kindly prevents a segfault

Fix disassembly of JAL

commit missing definitions for uarch counters

Move half precision instructions, add vfmsv, vfmvv

Fix linking on Darwin

Disasm now translates xor x0,x0,x0 as a machine-generated bubble ("-").

  It is very convenient for pipeline trace viewing to differentiate
  between compiler NOPs and pipeline bubbles.

Force extension loaders to be linked in

Enable runtime loading of dynamic library with --extlib

Prefer libraries located in current directory

Eliminate hwacha <-> riscv circular dependence

We now split out the spike executable into another subproject,
which depends on both rocket and hwacha

Link subproject dynamic libraries correctly

Merge softfloat_riscv into softfloat

They really aren't independent libraries.

Require libdl for dynamic linking at runtime

Disassemble amoxor

Build and use shared libraries only

Build and use shared libraries

Handle CSR permissions correctly

Use auto-generated trap cause numbers

Merge branch 'confprec'

Conflicts:
hwacha/hwacha.mk.in

Initialize tohost and fromhost to zero

Surprising we got away without doing this for so long

Improve performance for branchy code

We now use a heavily unrolled loop as the software I$, which allows the
host machine's branch target prediction to associate target PCs with
unique-ish host PCs.

Speed things up quite a bit

New RDCYCLE encoding

Remove debug printf in vsetprec

Add vsetprec instruction prototype

Update to new privileged ISA

Merge branch 'master' of github.com:ucb-bar/riscv-isa-sim into HEAD

fix slli/slliw encoding bug

add accelerator disabled cause

correctly trap when SR_EA is disabled

Fix declaration of half-precision instructions

Re-add Hwacha header file

Implement "half-baked" half-precision instruction subset for Hwacha

Merge branch 'master' of github.com:ucb-bar/riscv-isa-sim into confprec

include stdexcept

Pass target machine's return code back to OS

Add missing fcvt opcodes through riscv-opcodes

clarify vxcptsave/vxctkill semantics

implement vxcptsave/vxcptrestore

clean up SR_EA, the enable accelerator bit in status reg

more hwacha supervisor stuff

refactor disassembler, and add hwacha disassembler

can't execute frsr/fssr on ut

or into control thread's fp exceptions

Add empty opcode header files for half-precision

* Update riscv/opcodes.h through the riscv-opcodes repository.

catch trap_illegal_instruction in hwacha

add hwacha exception support

fix custom-1 rocc encoding

fix maxvl calc logic

use reset virtual method

use uint32_t for vl

fix missing null check when there's no extension

revamp hwacha; now runs in physical mode

Propogate the reset call to the extensions as well. Add reset function to extensions (demonstration in dummy acc)

Fix bug where xs2 was not being properly respected.

commit configure script; new configure option --enable-commitlog

Added commit logging (--enable-commitlog). Also fixed disasm bug.

Use WRITE_RD/WRITE_FRD macros to write registers

Bye, CB

fixes compile bug for not being able to find std::logic_error

Fix Scott's deadlock

Not Scott's fault, I mean

Adjust rocc_inst_t to properly extract fields due to the new ISA encoding.

Update ISA encoding and AUIPC semantics

Add helper disassembly program

ISA changes

Add AMOXOR

Implement zany immediates

Don't tick HTIF as often

Add rd field to JAL; drop J

Renumber PCRs

Add test program for dummy rocc

Should move this elsewhere

Implement RoCC and add a dummy RoCC

Enable it with --extension=dummy

Instructions are no longer member functions

Ignore JALR's effective address LSB

Disentangle some header files

Rename MTFSR/MFFSR to FSSR/FRSR

Swap J and JALR encoding

Fix eret (again)

* Set SR_S if SR_PS is set, not the other way around
  (that is, set SR_S if SR_PS is not set).

Fix dumb ERET bug

Don't flush TLB on PTBR writes (only FATC)

New supervisor mode

Remove more vector stuff

Rename MFTX/MXTF to FMV

Rip out Hwacha for now

Rip out RVC for now