reset and lock of PLL OK. We see OOB signals on the link but they are not decoded by the device.

add modelsim simulation and start fixing init

modify TestDesign to be able to simulate phy with host <--> device loopback

move some logic outside of GTX

clean up (thanks to Sebastien)

integrate phy in test design and start fix syntax errors

instanciate device or host controller

manage clock domain crossing and data width conversion in gtx

create sata clock (sata_tx/2 for a 32 bits data path)

realign rxdata / rxcharisk directly in gtx

add device ctrl skeleton (we will use it for simulation with the host)

more ctrl skeleton

add ctrl skeleton

rearrange code and remove datapath for now

clean up and add K7SATAGTXReconfig skeleton (empty but we don't need it for now)

remove GTXE2_COMMON (we use in fact CPLL and not QPLL, GTXE2_COMMON was here in design just because of an old ISE bug)

(see http://www.xilinx.com/support/answers/45410.html for more information)

add data path from another design (need to be adapted to SATA specification)

add SATAGTX with RX/TX clocking and reset (no DRP for now)

add dict for fbdiv computation on GTXE2_COMMON

create k7satagtx.py and move GTXE2 primitive inside

create GTXE2_CHANNEL & GTXE2_COMMON class / add IO signals and parameters

fill GTXE2_COMMON constants parameters and signals for SATA / disconnect unused output ports

fill GTXE2_CHANNEL constants parameters and signals for SATA / disconnect unused output ports

k7sataphy: add GTXE2_COMMON instance skeleton

k7sataphy: add GTXE2_CHANNEL instance skeleton

init with repo with simple TestDesign