examples: Display rdly map

gram.test.test_core_bankmachine: Ensure refresh_gnt isn't asserted if there is no refresh request (fixing #7)

gram.core.bankmachine: Make condition code cleaner

gram.core.bankmachine: Add comment for address slicers

gram.core.bankmachine: Remove unused local variables in BankMachine

gram.core.bankmachine: Rename LiteDRAM -> gram in documentation

gram.test.test_core_bankmachine: Add test for _AddressSlicer (fixing #7)

gram.test.test_core_refresher: Add test for ZQCSExecuter (fixing #7)

gram.phy.ecp5ddrphy: Fix ECP5DDRPHYInit (wrong domains)

gram.phy.ecp5ddrphy: Remove internal signal for delay

gram.phy.ecp5ddrphy: Detect burstdet on rising edge, not by logic level

examples: Load stock calibration profile if calibration failed

gram.phy.ecp5ddrphy: Make non-critical signals reset-less

gram.phy.ecp5ddrphy: Revert to LiteDRAM's dqs_re

gram.core.multiplexer: Fix regression introduced in 7d8339c

examples: Make frequency a parameter

examples: Continue self-test even if calibration is unsuccessful

gram.phy.ecp5ddrphy: Remove unused stream import

gram.phy.ecp5ddrphy: Add documentation for _DQSBUFMSettingManager

gram.test: Use correct timing for simulations

gram.phy.ecp5ddrphy: Fix DQSBUFM's pause signal (fixes #51)

gram.phy.ecp5ddrphy: Code cleaning

gram.core.bankmachine: Factorize tXXDController valid signal

Fix code styling

Remove steerer_sel function

Fix test using delays for comb propagation instead of additional clock pulses

Add unit test for tXXDController

Fix AntiStarvation test

Fix exception condition

Raise ValueError if the number of DQ pads is not a multiple of 8 (fixing #48)

Raise ValueError if RefreshTimer period is unsupported (fixing #48)

Raise ValueError if anti-starvation timeout is unsupported (fixing #48)

Raise ValueError if commands array isn't of len=4 (fixing #48)

Sample data based on datavalid signal (fixes #47)

Raise exception if no native port is present (fixing #48)

Make burstdet_reg reset-less

Fix simulation to support diff pairs

Fix sel signal used in wishbone frontend

Default SEL to 1's if SEL=0 (fixes #43)

Remove unused variable in wishbone frontend test

Add additional tests for sel signal

Add more sel tests

Fix native port we signal (fixes #44)

Fix sel test

Add test for wishbone sel signal

Revert to dqs_re from LiteDRAM

Use const qualifier for gram_read/gram_write

Update setup.py (based on LUNA)

Use mainstream ECPIX5 platform file (fixing #38)

Use -Werror

Fix memtest abort

Add auto calibration result check, abort memtest if more than 10 fails

Don't test the same rdly twice

Fix pointer bug

Remove we_n from xdr list

Add return value to gram_init

Read delay calibration: return error codes

Use DiffPairs for DQS

Fix warnings in libgram

Compile libgram in SourceHut builds

Remove comment

Remove we_n in xdr list

Make calibration a bit faster

Fix typo

Remove unused memtest

Add calibration documentation

Load calibration when initializing gram

Add rdly auto calibration

Remove DDR4 modules

Fix output in gram_read_burstdet

Add burstdet code

Remove unnecessary volatile qualifier

Fix identation

Remove write logging and change loop conditions

Fix identation

Remove hardcoded MRx, use gramProfile instead

Remove memtest

Rename gram_calibration_auto to gram_generate_calibration

Add MRx mode registers to the gramProfile structure, rename gram_calibration_auto to gram_generate_calibration

Remove main.img.bin target, add clean target

Set default value for dram_rst

Fix typo

Remove iverilog, use Yosys/SymbiYosys from YoWASP

Ignore sublime-workspace files

Remove datavalid signal

Fix peripheral addresses, improve memory testing

Add example SoC code

Fix code styling

Ensure sync2x and sync are in sync (fixes #20)

Revamp wishbone frontend (fixes #41), add tests

Expose data_width

Add more checks in delayed_enter

Match SoC granularity with decoder granularity

Import utils using the absolute module path

Use RoundRobin implementation from nMigen

Fix code formatting

Make R/W tests more intense

Add speedtest_write task

Remove simticks

Add speedtest_read task in testbench