Automated merge with ssh://hsul@localhost:4444//repo/m5

 util: make a generic checkpoint aggregator that can aggregate different cpts into one multi-programmed cpt. Make minor changes to serialization/unserialization to get it to work properly. Note that checkpoints were made with a comment at the beginning with // - this must be changed to ## to work properly with the python config parser in the aggregator.

SCons: Make --help reflect the arguments to scons.

The arguments were added to the global_sticky_vars Variables object after the
basic help text was generated. As a result, the "actual:" value wouldn't
reflect the arguments to scons and wouldn't really be the "actual" value used
by the build. This change fixes that by updating global_sticky_vars slightly
earlier.

cache: make tags->insertBlock() and tags->accessBlock() context aware so that the cache can make context-specific decisions within their various tag policy implementations.

since totalInstructions() is impl'ed by all the cpus, make it an abstract base class.

faults: i think these fault invocations should be panic and not fatal. it definitely made implementing a trace cpu easier this way.

MIPS: Update the stats of the RUBY version of the regressions.

MIPS: Update stats for updated initial environment.

MIPS: Beef up process initialization.

MIPS: Implement the SE mode version of rdhwr.

MIPS: Fix decoding of the rdhwr instruction.

MIPS: Implement the set_thread_area system call.

MIPS: Create an artificial control register to hold the thread pointer.

In Linux, the set_thread_area system call stores the address of the thread
local storage area into a field of the current thread_info structure. Later,
to access that value, the program uses the rdhwr instruction to read a
"hardware register" with index 29. The 64 bit MIPS manual, volume II, says
that index 29 is reserved for a future ABI extension and should cause a
"Reserved Instruction Exception". In Linux (and potentially other ISAs) that
exception is trapped and emulated to return the value stored by
set_thread_area as if that were actually stored by a physical register.

The tp_value address (as named in the Linux kernel) is ironically stored as a
control register so that it goes with a particular ThreadContext. Syscall
emulation will use that to emulate storing to the OS's thread info structure,
and rdhwr will emulate faulting and returning that value from software by
returning the value itself, as if it was in hardware. In other words, we fake
faking the register in SE mode. In an FS mode implementation it should
work as specified in the manual.

MIPS: Extract CPU pointer from the thread context in scheduleCP0 setMiscReg.

The MIPS ISA object expects to be constructed with a CPU pointer it uses to
look at other thread contexts and allow them to be manipulated with control
registers. Unfortunately, that differs from all the other ISA classes and
would complicate their implementation.

This change makes the event constructor use a CPU pointer pulled out of the
thread context passed to setMiscReg instead.

MIPS: Add missing syscall slots.
These are all after the existing ones, suggesting they were added after the
original list was created.

Alpha: Implement MVI and remaining BWX instructions.

X86: Add a latency that describes how long an interrupt takes to propagate through the IO APIC.

X86: Record the memory mode when building an X86 system.

X86: Add a common named flag for signed media operations.

X86: Create a common flag with a name to indicate high multiplies.

X86: Create a common flag with a name to indicate scalar media instructions.

m5: refreshed the ruby memtest regression stats

Resurrection of the CMP token protocol to GEM5

m5: improvements to the ruby_fs.py file

ruby: removed the chip pointer from MessageBuffer
The Chip object no longer exists and thus is removed from the MessageBuffer
constructor.

ruby: added error message to isinstance check
Added error message when a symbol is not an instance of a particular expected
type.

ruby: Added boolean to State Machine parameters
* * *
ruby: Removed primitive .hh includes

m5: Added the default m5out directory to the hg ignore list

ruby: The persistent table files from GEMS
These files are need by the MOESI_CMP_token protocol.

ruby: MOESI hammer support for DMA reads and writes

ruby: Added a memory controller feature to MOESI hammer

ruby: Hammer ruby configuration support

ruby: Changes necessary to get the hammer protocol to work in GEM5

ruby: added the original hammer protocols from old ruby

ruby: returns the number of LLC needed for broadcast
Added feature to CacheMemory to return the number of last level caches.
This count is need for broadcast protocols such as MOESI_hammer.

ruby: cache configuration fix to use bytes
Changed cache size to be in bytes instead of kb so that testers can use very
small caches and increase the chance of writeback races.

ruby: fix CacheMemory destructor

ruby: split CacheMemory.hh into a .hh and a .cc

ruby: Added default names to message buffers
Added default names to message buffers created by the simple network.

ruby: slicc method error fix
Added error message when a method call is not supported by an object.

ruby: slicc action error fix
Small fix to the State Machine error message when duplicate actions are defined.

ruby: slicc state machine error fixes
Added error messages when:
- a state does not exist in a machine's list of known states.
- an event does not exist in a machine
- the actions of a certain machine have not been declared

ruby: Removed unused action z_stall

m5: Added option to take a checkpoint at the end of simulation

m5: Fixed bug in atomic cpu destructor

ruby: fixed dma mi example to work with multiple dma ports

m5: removed master and slave deletions.
The unresolved destructor call caused a seg fault when called.

m5: fixed destructor to deschedule the tickEvent and event

ruby: getPort function fix
Fixed RubyMemory::getPort function to not pass in a -1 for the idx parameter

ruby: Fixed Directory memory destructor

m5: Moved profile option since Simulation depends on it.

m5: Added isValidSrc and isValidDest calls to packet.hh

ruby: included ruby config parameter ports per core
Slightly improved the major hack need to correctly assign the number of ports
per core.  CPUs have two ports: icache + dcache.  MemTester has one port.

ruby: Added error check for openning the ruby config file

ruby: Support for merging ALPHA_FS and ruby
Connects M5 cpu and dma ports directly to ruby sequencers and dma
sequencers.  Rubymem also includes a pio port so that pio requests
and be forwarded to a special pio bus connecting to device pio
ports.

ruby: Added more info to bridge error message

ruby: Ruby 64-bit address output fixes.

ruby: Ruby destruction fix.

ruby: Ruby debug print fixes.

ruby: Ruby memtest python script.

ARM: Begin implementing CP15

ARM: Differentiate between LDM exception return and LDM user regs.

ARM: Boilerplate full-system code.

--HG--
rename : src/arch/sparc/interrupts.hh => src/arch/arm/interrupts.hh
rename : src/arch/sparc/kernel_stats.hh => src/arch/arm/kernel_stats.hh
rename : src/arch/sparc/stacktrace.cc => src/arch/arm/stacktrace.cc
rename : src/arch/sparc/system.cc => src/arch/arm/system.cc
rename : src/arch/sparc/system.hh => src/arch/arm/system.hh
rename : src/dev/sparc/T1000.py => src/dev/arm/Versatile.py
rename : src/dev/sparc/t1000.cc => src/dev/arm/versatile.cc
rename : src/dev/sparc/t1000.hh => src/dev/arm/versatile.hh

imported patch isa_fixes2.diff

ARM: Make the exception return form of ldm restore CPSR.

ARM: Create a new type of load uop that restores spsr into cpsr.

ARM: Check in the actual change from the last commit.

The last commit was somehow empty. This was what was supposed to go in it.

ARM: Switch the immediate and register versions of msr.

These were accidently transposed. This change straightens them out.

ARM: Fix up the implmentation of the msr instruction.

ARM: Define a mask to differentiate purely CPSR bits from CondCodes bits.

ARM: Add a bitfield to indicate if an immediate should be used.

ARM: Write some functions to write to the CPSR and SPSR for instructions.

ARM: Fix up the implmentation of the mrs instruction.

ARM: More accurately describe the effects of using the control operands.

ARM: Hook up the moded versions of the SPSR.

These registers can be accessed directly, or through MISCREG_SPSR which will
act as whichever SPSR is appropriate for the current mode.

SE: Fix SE mode OS X compilation.

ARM: Move around decoder to properly decode CP15

X86: add ULL to 1's being shifted in 64-bit values

Some of the micro-ops weren't casting 1 to ULL before shifting,
which can cause problems.  On the perl makerand input this
caused some values to be negative that shouldn't have been.

The casts are done as ULL(1) instead of 1ULL to match others
in the m5 code base.

ARM: Fix some bugs in the ISA desc and fill out some instructions.

Merge with the head.

Mem: Eliminate the NO_FAULT request flag.

ARM: Implement fault classes.

Implement some fault classes using the curriously recurring template pattern,
similar to SPARCs.

ARM: Fix the integer register indexes.

The PC indexes in the various register sets was defined in the section for
unaliased registers which was throwing off the indexing. This moves those
where they belong. Also, to make detecting accesses to the PC easier and
because it's in the same place in all modes, the intRegForceUser function
now passes it through as index 15.

X86: Fix bugs in movd implementation.

Unfortunately my implementation of the movd instruction had two bugs.

In one case, when moving a 32-bit value into an xmm register, the
lower half of the xmm register was not zero extended.

The other case is that xmm was used instead of xmmlm as the source
for a register move.  My test case didn't notice this at first
as it moved xmm0 to eax, which both have the same register
number.

X86: Remove double-cast in Cvtf2i micro-op

This double cast led to rounding errors which caused
some benchmarks to get the wrong values, most notably lucas
which failed spectacularly due to CVTTSD2SI returning an
off-by-one value.  equake was also broken.

syscall: missing initializer in getcwd call

This one case was missed during the update to stack-based arguments.
Without this fix, m5 will crash during a gwtcwd call, at least
with X86.

X86: Don't panic on faults on prefetches in SE mode.

X86: Explain what really didn't work with unmapped addresses in SE mode.

X86: Make x86 use PREFETCH instead of PF_EXCLUSIVE.

automerge

tests: update statistics for change caused by vsyscall support in x86
Caused by a slight change in memory layout.

scons: deal with generated .py files properly

ARM: Support forcing load/store multiple to use user registers.

ARM: Simplify the load/store multiple generation code.

Specifically, get rid of the big switch statement so more cases can be
handled. Enumerating all the possible settings doesn't scale well. Also do
some minor style clean up.

compile: wrap 64bit numbers with ULL() so 32bit compiles work
In the isa_parser, we need to check case statements.

ARM: Split the condition codes out of the CPSR.

This allows those bits to be renamed while allowing the other fields to
control the behavior of the processor.

ARM: Add in more bits for the mon mode.

ARM: Get rid of NumInternalProcRegs.

That constant is a carry over from Alpha and doesn't do anything in ARM.

ARM: Add back in spots for Rhi and Rlo, and use a named constant for LR.

ARM: Get rid of the Raddr operand.