pythloite/ExprCompiler: attempt compile-time evaluation first

bus/csr/Initiator: correct read latency

actorlib/spi: remove unused function

fix synthesis translate on/off switch

fhdl: RenameClockDomains decorator

fhdl/specials/Instance: fix item sorting

genlib/roundrobin: fix n==1 case (correctly)

genlib/roundrobin.py: fix n==1 case

fhdl: compact Instance syntax

fhdl: do not export Fragment

examples/two_dividers: demonstrate InsertCE and InsertReset decorators

fhdl: introduce module decorators

genlib: remove direct uses of Fragment

examples: remove direct uses of Fragment

doc/dataflow: update to new API

doc: ASMI -> LASMI

doc/fhdl: document Module API

doc/bus/CSR: add automatic CSR name info

wishbone.py: add Crossbar (concurrent/parallel/many-to-many interconnect)

fsm.py: set reset_state

doc/bus: update

fhdl/tools: do not export resort_statements

Revert "fhdl/tools/group_by_target: remove resort_statements"

This reverts commit 939f01cee2ebec6df738652412b1048b958bf09f.

genlib/fifo/AsyncFIFO: fix data corruption bug

fhdl/tools/group_by_target: remove resort_statements

fhdl/tools: BUGFIX: fix group_by_target grouping

group_by_target does not properly combine target groups if statements
are presented in the order:

 ({A}, statement1)
 ({B}, statement2)
 ({A, B}, statement3)

which returns groups:

 ({A, B}, [statement1, statement3])
 ({B}, [statement2])

This patch fixes group_by_target such that the resulting group is:

 ({A, B}, [statement1, statement2, statement3])

Remove ASMI

fhdl/tools: clock domain merging for clock renaming

lasmibus: fix master locking

genlib/fifo: add test bench

actorlib/spi/DMAController: export length/storage/trigger

actorlib/spi/SingleGenerator: export CSRs

flow/actor/PipelinedActor: clean up

actorlib/spi/DMAWriteController: len -> flen

dfi: split phase description

examples/sim/abstract_transactions_lasmi: check data

bus/lasmibus: add separate req/data ack to target and initiator

dma_lasmi/Writer: fix default FIFO depth

dma_lasmi/Reader: handle ack=1 when stb=0

lasmibus/crossbar: simplify master ack generation

pytholite: fix kwargs handling

examples/pytholite/basic: demonstrate generator arguments

pytholite: support generator arguments

fhdl: mark variable as deprecated

examples/complex: do not use variable

fhdl/verilog: lower complex slices before reset insertion

fhdl/tools: separate complex slice lowerer from basic lowerer

genlib/misc: remove bitreverse

support re-slicing and non-unit step size

* support slicing of Slice/Cat/Replicate through lowering
* support non-unit step size slices through unpacking and Cat()

coding.py: rewrite If() to make verilog more readable

pytholite: use eval instead of literal_eval

genlib/coding.py: binary vs. one-hot, priority coding

genlib/cordic: cleanup

fhdl/verilog: fix signedness rules for comparison

migen/genlib/cordic.py: generic cordic

* rotating or vectoring cordic modes
* circular, linear, or hyperbolic functions
* combinatorial, pipelined or iterative evaluation
* arbitrary width, stages and guard bits
* two or four quadrant mode for circular/rotate

FSM: new API

fhdl/verilog: improve error reporting

lasmi: separate request and data ack to support bankmachine FIFOs (buggy/incomplete)

genlib/fifo: support records

lasmibus/crossbar: better switching policy

asmibus: remove port sharing

bus/asmibus: fix slot aging timer

bus/lasmibus/Crossbar: support cba_shift=0

lasmi: fix minor problems

genlib/fsm: fix handling of zero delayed_enter

actorlib: LASMI DMA (untested)

bus: Wishbone -> LASMI bridge (untested)

examples/sim: add LASMI demo

bus/lasmibus: bugfixes

bus/lasmibus: add target and initiator

examples/sim: rename abstract_transactions to abstract_transactions_wb, use new APIs, remove ASMI

bus/lasmi: interface definition and crossbar (untested)

csr/sram: fix reads on high addresses when word_bits != 0

csr/sram: fix page_bits computation

genlib/misc: fix import

bus/csr/SRAM: better handling of writes to memories larger than the CSR width

bitreverse: fhdl/tools -> genlib/misc

Make memory ports part of specials

This is needed to handle cases where a single memory has ports
in two different modules, and one of these modules is subject
to clock domain remapping. The clock domain of the port in that
module only must be remapped.

New migen.fhdl.std to simplify imports + len->flen

bus/wishbone/SRAM: support init and read_only

bus/csr/SRAM: support init

setup.py: update required Python version

bus/asmi: port sharing support

fhdl/tools/_TargetLister: do not include array keys in targets

genlib/record: match_by_position -> connect_flat

Revert "genlib/record/connect: add match_by_position"

This reverts commit df1ed32765510421fee07a8d5ff29afa9ce7c7c5.

bank/description/AutoCSR: add autocsr_exclude

dma_asmi: cleanup

bank/eventmanager: refactor, rename EventSourceLevel -> EventSourceProcess, add fully externally controlled event source

actorlib/spi: add DMAWriteController

actorlib/dma_asmi/OOOWriter: fix tag offset

flow/network/DataFlowGraph: add_buffered_connection

bank/description/CSRStorage: set reset property of storage for use in test benches

flow/network: better determination of plumbing layout

actorlib/dma_asmi: drive dat_wm

actorlib/spi: add DMA read controller

actorlib/spi/SingleGenerator: use CSR alignment bits

bank/description/CSRStorage: support alignment bits

flow/network/CompositeActor: expose unconnected endpoints

flow/network/DataFlowGraph: add add_pipeline