bus: clean up default responder code.
Clean up some minor things left over from the default responder
change in rev 9af6fb59752f.  Mostly renaming the 'responder_set'
param to 'use_default_range' to actually reflect what it does...
old name wasn't that descriptive in the first place, but now
it really doesn't make sense at all.

Also got rid of the bogus obsolete assignment to 'bus.responder'
which used to be a parameter but now is interpreted as an
implicit child assignment, and which was giving me problems in
the config restructuring to come.  (A good argument for not
allowing implicit child assignments, IMO, but that's water under
the bridge, I'm afraid.)

Also moved the Bus constructor to the .cc file since that's
where it should have been all along.

Inorder: Fix compilation of m5.fast.

printMemData is only used in DPRINTFs. If those are removed by compiling
m5.fast, that function is unused, gcc generates a warning, that gets turned
into an error, and the build fails. This change surrounds the function
definition with #if TRACING_ON so it only gets compiled in if the DPRINTFs do
to.

Merge with head.

CPU: Add readBytes and writeBytes functions to the exec contexts.

InOrder: Clean up some DPRINTFs that print data sent to/from the cache.

CPU: Tidy up endianness handling for mmapped "IPR"s.

util/m5/m5.c: ensure readfile() buffer pages are in page table
(and marked dirty, in case that matters) by touching them beforehand

TimingSimpleCPU: fix NO_ACCESS memory op handling

When a request is NO_ACCESS (x86 CDA microinstruction), the memory op
doesn't go to the cache, so TimingSimpleCPU::completeDataAccess needs
to handle the case where the current status of the CPU is Running
and not DcacheWaitResponse or DTBWaitResponse

None, not none

.hgignore: added src/doxygen

ARM: Add regression tests

Power: The condition register should be set or cleared upon a system call
return to indicate success or failure.

LSQ Unit: After deleting part of a split request, set it to NULL so that it
isn't accidentally deleted again later (causing a segmentation fault).

Port: Only indicate that a SimpleTimingPort is drained if its send event is
not scheduled, as well as the transmit list being empty.

O3CPU: Fix a bug where stores in the cpu where never marked as split.

Syscall: Don't close the simulator's standard file descriptors.

O3CPU: O3's tick event gets squashed when it is switched out.  When repeatedly
switching between O3 and another CPU, O3's tick event might still be scheduled
in the event queue (as squashed).  Therefore, check for a squashed tick event
as well as a non-scheduled event when taking over from another CPU and deal
with it accordingly.

Power: Provide a utility function to copy registers from one thread context
to another in the Power ISA.

stats: unify the two stats distribution type better

stats: cleanup a few small problems in stats

python: add a sorted dictionary class
It would be nice if python had a tree class that would do this for real,
but since we don't, we'll just keep a sorted list of keys and update
it on demand.

python: Add mechanism to override code compiled into the exectuable
If the user sets the environment variable M5_OVERRIDE_PY_SOURCE to
True, then imports that would normally find python code compiled into
the executable will instead first check in the absolute location where
the code was found during the build of the executable.  This only
works for files in the src (or extras) directories, not automatically
generated files.

This is a developer feature!

Fix x86 XCHG macro-op to use locked micro-ops for all memory accesses

SimObject: transparently forward Python attribute refs to C++.
This tidbit was pulled from a larger patch for Tim's sake, so
the comment reflects functions that haven't been exported yet.
I hope to commit them soon so it didn't seem worth cleaning up.

ARM: Make an SRS instruction with a bad mode cause an undefined instruction fault.

ARM: Adjust the FP_Base_DepTag to be larger than the largest int reg index.

cache: fix bug in SC upgrade handling
This bug was introduced with the recent rework of SC
failure handling in cset f97b62be544f.

garnet: Added topology print function to Garnet printStats

NetworkMessage copy constructor fix

checkpointing: another small overload fix
On Nate's advice, overload 'char' as well as 'signed char'
and 'unsigned char'.

sim: allow SimObject subclasses to define classmethods
(without requiring a leading underscore)
Also a little cleanup on type names in SimObject.py.

sim: fold StartupCallback into SimObject
There used to be a reason to have StartupCallback
be a separate object, but not any more.  Now
it's just confusing.

checkpointing: minor cleanup.
Move some static checkpoint stuff into the
Checkpoint object namespace.

checkpointing: fix minor bug
Somehow we now need to explicitly specialize on
'signed char' and not just 'char' to catch cases
like int8_t

util: add a script for testing checkpointing
See comments in util/checkpoint-tester.py for details.

process: get rid of some unused code & vars

process: minor format/style cleanup

style: updated garnet to match M5 coding style

inorder: remove another debug stat

inorder: remove debugging stat
m5 doesnt do stats specific to binary and this resource request stat is probably only
useful for people who really know the ins/outs of the model anyway

inorder: update regressions from RAS fix

inorder: Return Address Stack bug
the nextPC was getting sent to the branch predictor not the current PC, so
the RAS was returning the wrong PC and mispredicting everything.

inorder: resource scheduling backend
replace priority queue with vector of lists(1 list per stage) and place inside a class
so that we have more control of when an instruction uses a particular schedule entry
...
also, this is the 1st step toward making the InOrderCPU fully parameterizable. See the
wiki for details on this process

X86: Fix div2 flag calculation.

inorder: update regressions

inorder: cleanup virtual functions
remove the annotation 'virtual' from  function declaration that isnt being derived from

inorder: enforce 78-character rule

inorder: exe_unit_stats for resolved branches

inorder: squash from memory stall
this applies to multithreading models which would like to squash a thread on memory stall

inorder: update regressions

inorder: record load/store trace data

inorder: update branch predictor
- use InOrderBPred instead of Resource for DPRINTFs
- account for DELAY SLOT in updating RAS and in squashing
- don't let squashed instructions update the predictor
- the BTB needs to use the ASID not the TID to work for multithreaded programs
- add stats for BTB hits

inorder-stats: add instruction type stats
also, remove inst-req stats as default.good for debugging
but in terms of pure processor stats they aren't useful

inorder: stall signal handling
remove stall only when necessary
add debugging printfs

inorder: tick scheduling
use nextCycle to calculate ticks after addition

cache: fix longstanding prefetcher bug
Thanks to Joe Gross for pointing this out (again?).
Apologies to anyone who pointed it out earlier and
we didn't listen.

O3ThreadContext: When taking over from a previous context, only assert that
the system pointers match in Full System mode.

stats: update stats for SC protocol change
Some subset of UpgradeReq messages shifted to the
new SCUpgradeReq type.  Other than that there
are no significant differences.

cache: fail store conditionals when upgrade loses race
Requires new "SCUpgradeReq" message that marks upgrades
for store conditionals, so downstream caches can fail
these when they run into invalidations.
See http://www.m5sim.org/flyspray/task/197

cache: fix dirty bit setting
Only set the dirty bit when we actually write to a block
(not if we thought we might but didn't, as in a failed
SC or CAS).  This requires makeing sure the dirty bit
stays set when we get an exclusive (writable) copy
in a cache-to-cache transfer from another owner, which
n turn requires copying the mem-inhibit flag from
timing-mode requests to their associated responses.

stats: rename print to display in the mysql code too...sorry

stats: rename print to display so it work in python

stats: only consider a formula initialized if there is a formula

stats: get rid of the never-really-used event stuff

util: clean up attrdict and import multiattrdict into m5.util

python: use ipython in --interactive if it is available

build: grab the right library if we're using a debug version of python

ruby: get rid of PrioHeap and use STL

One big difference is that PrioHeap puts the smallest element at the
top of the heap, whereas stl puts the largest element on top, so I
changed all comparisons so they did the right thing.

Some usage of PrioHeap was simply changed to a std::vector, using sort
at the right time, other usage had me just use the various heap functions
in the stl.

ruby: get rid of the Map class

ruby: get rid of Vector and use STL
add a couple of helper functions to base for deleteing all pointers in
a container and outputting containers to a stream

ruby: get rid of RefCnt and Allocator stuff use base/refcnt.hh

This was somewhat tricky because the RefCnt API was somewhat odd.  The
biggest confusion was that the the RefCnt object's constructor that
took a TYPE& cloned the object.  I created an explicit virtual clone()
function for things that took advantage of this version of the
constructor.  I was conservative and used clone() when I was in doubt
of whether or not it was necessary.  I still think that there are
probably too many instances of clone(), but hopefully not too many.

I converted several instances of const MsgPtr & to a simple MsgPtr.
If the function wants to avoid the overhead of creating another
reference, then it should just use a regular pointer instead of a ref
counting ptr.

There were a couple of instances where refcounted objects were created
on the stack.  This seems pretty dangerous since if you ever
accidentally make a reference to that object with a ref counting
pointer, bad things are bound to happen.

flags: add comment to avoid future deletions since code appears redundant.

flags: Unserializing old checkpoints before the introduction
of the Initialized flag would break, set Initialized for events upon
unserialization.

scons: make RUBY a regular (non-global) sticky var
and force it to True for builds that imply Ruby protocols
(else unexpected things happen when testing these builds
with RUBY=False).

tests: Update O3 ref outputs to reflect Lisa's dist format change.

stats: fix stats diff script
Previously the return value ignored missing/added stats,
making the regressions not tell you when you needed to
update the reference stats because of these changes.
Also stop filtering distributions when reporting these;
not sure why we did that in the first place.
Also get rid of obsolete hacks for the "fetch-loss" stats
that have been gone for a long time.

More minor gdb-related cleanup.
Found several more stale includes and forward decls.

Act like enabling CPUs is no big deal,
rather than a scary thing that might not work.

Minor remote GDB cleanup.
Expand the help text on the --remote-gdb-port option so
people know you can use it to disable remote gdb without
reading the source code, and thus don't waste any time
trying to add a separate option to do that.
Clean up some gdb-related cruft I found while looking
for where one would add a gdb disable option, before
I found the comment that told me that I didn't need
to do that.

Stats:  fix dist stat and enable VectorDistStat

utils: checkpoint aggregator: some physmem files are too big to read at once,
break it up into reading one page at a time. Also, avoid redoing a aggregating a checkpoint that's
already done.

--HG--
rename : util/checkpoint-aggregator.py => util/checkpoint_aggregator.py

ARM: Fix issue with m5.fast and ARM

ARM: Fix SPEC2000 benchmarks in SE mode. With this patch all
Spec2k benchmarks seem to run with atomic or timing mode simple
CPUs. Fixed up some constants, handling of 64 bit arguments,
and marked a few more syscalls ignoreFunc.

ARM: Fix IT state not updating when an instruction memory instruction faults.

ARM: Allow multiple outstanding TLB walks to queue.

ARM TLB: Fix bug in memAttrs getting a bogus thread context

ARM: Support table walks in timing mode.

ARM: Added support for Access Flag and some CP15 regs (V2PCWPR, V2PCWPW, V2PCWUR, V2PCWUW,...)

ARM: Decode the neon instruction space.

ARM: Add a comment to vfp.cc that explains the asm statements.

ARM: Move some case values out of ##included files.

This will help keep the high level decode together and not have it spread into
the subordinate decode stuff. The ##include lines still need to be on a line
by themselves, though.

ARM: Combine some redundant cases in one of the data decode functions.

ARM: Add comments to the classes in macromem.hh.

ARM: Move code from vfp.hh to vfp.cc.

ARM: Make some of the trace code more compact

ARM: Move the longer MemoryReg::printoffset function in mem.hh into the cc file.

ARM: Move the ISA "clear" function into isa.cc.

ARM: Get rid of the binary dumping function in utility.hh.

ARM: Get rid of the empty branch.cc.

ARM: Mark some ARM static inst functions as inline.