fixedload: switch lbz to XLEN

fixedload: switch lbzx to XLEN

fixedload: switch lbzu to XLEN

fixedload: switch lbzux to XLEN

fixedload: switch lhz to XLEN

fixedload: switch lhzx to XLEN

fixedload: switch lhzu to XLEN

fixedload: switch lhzux to XLEN

fixedlogical: switch cnttzd to XLEN

fixedlogical: bpermd fixup

fixedlogical: switch popcntw to XLEN

fixedarith: switch modud to XLEN

fixedarith: switch divdeuX to XLEN

fixedarith: switch moduw to XLEN

fixedarith: switch divwuX to XLEN

fixedarith: switch divduX to XLEN

fixedarith: switch maddhd to XLEN

fixedarith: switch maddld to XLEN

fixedarith: switch maddhdu to XLEN

add short mulli random test

fixedarith: switch mulli to XLEN

fixedarith: switch mulhdu to XLEN

add mulhdu random test

fixedarith: switch mulhd to XLEN

fixedarith: switch mulldX to XLEN

fixedarith: switch mulhwu to XLEN

fixedarith: switch mullwX to XLEN

quite a big intrusive change in auto-assignment
variables that do not exist get auto-created based on the bit-width
at which they are first encountered

    prod[0:31]

creates a variable with

    prod = concat(0, repeat=32)

however this needs to be more complicated rather than just assume
it is a pair of constants

expressions can now be

     prod[0:XLEN-1]

which gets an ast.BinOp expression created on the RHS.

therefore allow the assignment "var = concat(...., repeat=xxxx)"
to accept computed expressions by returning an ast.BinOp(UPPER, "-", LOWER)
so that the resultant python code performs the subtract calculation

assignment test pattern-matching not adequate, adding quick test

fixedarith: switch mulhw to XLEN

fixedlogical: switch bpermd to XLEN

fixedlogical: switch cntlzd to XLEN

fixedlogical: switch popcntd to XLEN

fixedlogical: switch extsw to XLEN

fixedlogical: switch prtyw to XLEN

fixedlogical: switch prtyd to XLEN

fixedlogical: switch popcntb to XLEN

fixedlogical: switch cmpb to XLEN

fixedlogical: switch cntlzwX to XLEN

fix RANGE function, reverse direction needed

fixedlogical: switch xori to XLEN

fixedlogical: switch xoris to XLEN

fixedlogical: switch oris to XLEN

fixedlogical: switch andis. to XLEN

fixedlogical: switch ori to XLEN

also add pattern-recognition for just

     [0] * XLEN

have to keep a close eye on this

fix pattern-match for an expression such as "XLEN-16" when looking
for concat substitutions

[item] * NUMBER was replaced with
concat(item, repeat=NUMBER)

but [item] * (XLEN-16) was not matching

by adding a HACK which spots ast.Binop then [item]*(XLEN-16) can be
recognised

missed data_o/i to i/o_data conversion

fixedlogical: switch andi. to XLEN

pywriter: support RANGE helper

parser: support unary minus properly

lexer: t_NUMBER should not grab minus sign

add another quick test to pseudo parser

set XLEN=64 in ISACaller

test_caller_bcd: make bit changes more VHDL-like

test_caller_bcd: fix and refactor addg6s test loop

test_caller_bcd: drop dead code

test_caller_bcd: mention reference implementation

test_caller_bcd: refactor addg6s test

This patch should vastly simplify and speed up the addg6s test. Most
importantly, we drop half adders and full adders, making use of the
fact that Python uses big integers directly. Also, we don't bother
generating all posible products of BCD numbers; instead, we simply
resort to random number generator. Note, however, that we only check
the numbers that are correct from BCD point of view.

whitespace, below 80 char limit

test_caller_bcd: mark addg6s test as slowpoke

test_caller_bcd: addg6s sketch

test_caller_bcd: align tables with spec and cases

test_caller_bcd: drop temporary code

bring qemu sim size down to 1GB

add subTest back in to bcd tst

whitespace (keep below 80 chars)

whitespace (below 80 chars)

take copy of GPR/FPR inputs into ISACaller

allow constructor of SelectableInt to pass in (and copy)
another SelectableInt

test_caller_bcd: basic batch mode support

no python files to be committed in isafunctions

add a quick logic test of astor tree-dump

sv.bc test jumping to wrong location (offset 0xc not 0x8)
fix sv.bc/all test, and sv.bc pseudocode, to early-exit if one CR test
fails, but also not branch just because *one* test succeeds.

create an end loop condition which tells the sv.bc pseudocode
that it is on the last src/dststep loop

end loop condition in svp64 bc pseudo-code

fix test_caller_svp64.py, particularly indexed LD/ST,
vector reg numbers have to be aligned to multiple of 4

messy resolution of sv.bc testing, early-out detection.

add TODO comments for BCD test speedup

add ctr_ok and cond_ok to namespace to be able
to detect if the branch took place or not

use subTest in BCD test

get new ISATestCaller set up with correct function params

make only one PowerDecoder2, share it with
multiple tests

whoops test for sv.bc* matched accidentally, use explicit test
"svremap" and "svstate" instead

redirect sv.bc to new svbranch in ISACaller
add missing fields needed for sv.bc

corrections to SVP64 Branch Conditional
add special extra fields for sv.bc* in ISACaller namespace

rename TestRunner class to ISATestRunner

add (untested) TestRunner based on soc test_runner.py

test_caller_bcd: cdtbcd

test_caller_bcd: cbcdtd test

pywriter: move BCD/DPD routines to header

add dct butterfly SVG autogenerator

corrections to SVP64 Branch RM Mode decoding

whoops, test of SV.bc in wrong place

add start of SVP64ASM encoder for sv.bc and sv.bclr
TODO, sv.bca, sv.bclrl etc.

add bc and bclr to sv_analysis

add SVP64 Branch-Conditional decoding

adding some testing of fragment-printing into PowerDecoder

remove SVP64 Branch format modifications (achieve a different way)

start adding Branch-Conditional decoding to SVP64RMModeDecode