Merge branch 'assert-limit'

Replaced "select -assert-limit" with -assert-max and -assert-min

Added 'assert-limit' option for 'select' command

For resource limited designs such as FPGA it can be useful to specify limit of specific resources available on board. So user can check if he should change RTL as early as mapping done.

Improved ice40_ffinit error reporting

Merge pull request #181 from rubund/input_logic_allowed

Allow defining input ports as "input logic" in SystemVerilog

Allow defining input ports as "input logic" in SystemVerilog

Bugfix in "abc -script" handling

Merge branch 'sv_packages' of https://github.com/rubund/yosys

Added "deminout"

A few modifications after pull request comments

- Renamed Design::packages to Design::verilog_packages
- No need to include ast.h in rtlil.h

Added "read_blif -sop"

Added $sop support to BLIF back-end

Added support for SystemVerilog packages with localparam definitions

Added "dc2" to default ABC scripts

Fixed init issue in mem2reg_test2 test case

Added "abc -I <num> -P <num>"

Added $sop SAT model

Improved support for $sop cells

Added $sop cell type and "abc -sop"

Updated ABC to hg rev b5df6e2b76f0

Added "nlutmap -assert"

Do not run "wreduce" in "prep -ifx"

Added "proc_mux -ifx"

Added "setundef -init"

Fix all undef-muxes in dlatch input cone

Avoid creating undef-muxes when inferring latches in proc_dlatch

Added opt_expr support for div/mod by power-of-two

Fixed procedural assignments to non-unique lvalues, e.g. {y,y} = {a,b}

Fixed access-after-delete bug in mem2reg code

fixed typos in error messages

Fixed "scc" for cells that have feedback singals _and_ are part of a larger loop

Merge pull request #172 from zeldin/deterministic_hierarchy

Made the expansion order of hierarchy deterministic

Made the expansion order of hierarchy deterministic

Some fixes in tests/asicworld/*_tb.v

Improvements and fixes in autotest.sh script and test_autotb

Merge branch 'master' of https://github.com/Kmanfi/yosys

Also escape "=" in spice output

Small improvements in Verilog front-end docs

Close opened dump file.

Fix for Modelsim transcript line warp issue #164

Don't sign-extend memory bram initialization data

Added missing "#define HASHLIB_H"

Minor presentation fixes

Updated min GCC requirement to GCC 4.8

Added manual download link to README

Include <cmath> in yosys.h

Merge pull request #162 from azonenberg/master

Added GP_DELAY cell. Fixed several errors in simulation models.

Added GP_DELAY cell

Fixed typo in port name

Fixed extra semicolon

Fixed typo in parameter name

Added simulation timescale declaration

Fixes for MXE build

Added support for "keep" attribute to shregmap

Added synth_ice40 support for latches via logic loops

Added "write_blif -noalias"

Fixed ice40_opt lut unmapping, added "ice40_opt -unlut"

Fixed preservation of important attributes in techmap

Merge pull request #159 from azonenberg/master

Fixes to use new I/O pad techmapping, renamed ports for GP_SHREG

Changed order of passes for better handling of INIT attributes on "output reg" FFs

Changed port names in greenpak shregmap

Renamed module parameter

Refactored synth_greenpak4 to use iopadmap for mapping GP_IOBUF/GP_OBUFT cells instead of extract

Added tristate buffer support to iopadmap

Merge pull request #157 from azonenberg/master

Added GP_ABUF cell, support for tri-state I/O buffers in GreenPak

Fixed incorrect signal naming in GP_IOBUF

Merge https://github.com/cliffordwolf/yosys

Merge branch 'master' of github.com:cliffordwolf/yosys

Fixed iopadmap attribute handling

Added tri-state I/O extraction for GreenPak

Added GreenPak I/O buffer cells

Added comment to clarify GP_ABUF cell

Added GP_ABUF cell

Merge pull request #154 from azonenberg/master

Add GP_PGA cell

Merge https://github.com/cliffordwolf/yosys

Improved TCL_VERSION detection so it does not read .tclshrc

Merge https://github.com/cliffordwolf/yosys

Added "qwp -v"

Added GP_PGA cell

Connections between inputs and inouts are driven by the input

Fixed test_autotb for modules with many cell ports

Fixed proc_mux performance bug

Merge pull request #150 from azonenberg/master

GreenPak analog comparator support

Merge https://github.com/cliffordwolf/yosys

Removed VIN_BUF_EN

Fixed performance bug in proc_dlatch

Added "yosys -D ALL"

Renamed VOUT to OUT on GP_ACMP cell

Added GP_ACMP cell

Added "prep -flatten" and "synth -flatten"

Converted "prep" to ScriptPass

Improvements in greenpak4 shreg mapping

Run clean after splitnets in synth_greenpak4

Merge https://github.com/cliffordwolf/yosys

Added "shregmap -zinit" for greenpak4 tech

Merge https://github.com/cliffordwolf/yosys

Merge https://github.com/azonenberg/yosys

Added "shregmap" to synth_greenpak4

Converted synth_greenpak4 to ScriptPass

Fixed typo in help text