Limit size of log_signal buffer to 100 elements

Improvements in new RTLIL::IdString implementation

Fixed a performance bug in opt_reduce

Implemented new reference counting RTLIL::IdString

Fixed memory corruption related to id2cstr()

More cleanups related to RTLIL::IdString usage

Preparations for RTLIL::IdString redesign: cleanup of existing code

Added logfile hash to statistics footer

Replaced sha1 implementation

Added per-pass cpu usage statistics

Added ModIndex helper class, some changes to RTLIL::Monitor

Packed SigBit::data and SigBit::offset in a union

Consolidated hana test benches into fewer files

for pf in test_simulation_{always,and,buffer,decoder,inc,mux,nand,nor,or,seq,shifter,sop,techmap,xnor,xor}; do
gawk 'FNR == 1 { printf("\n// %s\n",FILENAME); } { gsub("^module *", sprintf("module f%d_",ARGIND)); print; }' \
    ${pf}_*_test.v > $pf.v; ../tools/autotest.sh $pf.v; mv -v ${pf}_*_test.v Attic/; done;

..etc..

Added "test_autotb -n <num_iter>" option

Renamed modwalker.h to modtools.h

Various cleanups in Makefile, Renamed default configurations

Added compiler + compiler version + compiler flags to version string

Fixed build of verific bindings

Renamed port access function on RTLIL::Cell, added param access functions

Added "trace" command

Added RTLIL::Monitor

Added module->design and cell->module, wire->module pointers

Moved some stuff to kernel/yosys.{h,cc}, using Yosys:: namespace

Renamed "stdcells.v" to "techmap.v"

Added "techmap -assert"

Reorganized stdcells.v (no actual code change, just moved and indented stuff)

Added "yosys -A"

Added "yosys -Q"

Added techmap CONSTMAP feature

Fixed counting verilog line numbers for "// synopsys translate_off" sections

Added write_file command

Added "make -j{N}" support to "make test"

Improvements in test_cell

New techmap default rules for $shr $sshr $shl $sshl

Using native ezSAT shift ops in satgen, fixed $shift and $shiftx SAT models

Added native support for shift operations to ezSAT

Added "log_dump_val_worker(char *v)"

Added CodingStyle document

Added "kernel/yosys.h" and "kernel/yosys.cc"

Added "test_cell" command

Renamed "write_autotest" to "test_autotb" and moved to passes/tests/

Fixed Verilog pre-processor for files with no trailing newline

Bugfix in simlib.v for iverilog

Allow "hierarchy -generate" for $__ cells

Added "techmap -map %{design-name}"

Added $shift and $shiftx cell types (needed for correct part select behavior)

Removed left over debug code

Fixed part selects of parameters

Set results of out-of-bounds static bit/part select to undef

Fixed RTLIL code generator for part select of parameter

Fixed width detection for part selects

Added support for "upto" wires to Verilog front- and back-end

Added wire->upto flag for signals such as "wire [0:7] x;"

Using log_assert() instead of assert()

Added std::initializer_list<> constructor to SigSpec

Added cover() to all SigSpec constructors

Fixed signdness detection of expressions with bit- and part-selects

Improvements in tests/vloghtb

Added techmap -extern

Added proper Design->addModule interface

Added topological sorting to techmap

Added SigPool::check(bit)

Small improvements in PerformanceTimer API

Fixed bug in opt_clean

Improved performance of opt_const on large modules

Added RTLIL::SigSpec::remove_const() handling of packed SigSpecs

Added RTLIL::SigSpecConstIterator

Fixed a bug in opt_clean and some RTLIL API usage cleanups

Added log_cmd_error_expection

Fixed verific bindings for new RTLIL api

Fixed ilang parser for new RTLIL API

Using new obj iterator API in a few places

Added RTLIL::Module::wire(id) and cell(id) lookup functions

Added RTLIL::Design::modules()

Refactoring: Renamed RTLIL::Design::modules to modules_

Added conversion from ObjRange to std::vector and std::set

Added RTLIL::ObjIterator and RTLIL::ObjRange

Using std::move() in SigSpec move constructor

Added RTLIL::SigSpec move constructor and move assignment operator

Mostly cosmetic changes to rtlil.h

Refactoring: Renamed RTLIL::Module::cells to cells_

Refactoring: Renamed RTLIL::Module::wires to wires_

New message for completion of build

Changed more code to the new RTLIL::Wire constructors

Changed a lot of code to the new RTLIL::Wire constructors

Added tests/various/.gitignore

Added tests/various/submod_extract.ys

Added support for here documents

More RTLIL::Cell API usage cleanups

Added RTLIL::Cell::has(portname)

Merge automatic and manual code changes for new cell connections API

Manual fixes for new cell connections API

Changed users of cell->connections_ to the new API (sed command)

git grep -l 'connections_' | xargs sed -i -r -e '
s/(->|\.)connections_\["([^"]*)"\] = (.*);/\1set("\2", \3);/g;
s/(->|\.)connections_\["([^"]*)"\]/\1get("\2")/g;
s/(->|\.)connections_.at\("([^"]*)"\)/\1get("\2")/g;
s/(->|\.)connections_.push_back/\1connect/g;
s/(->|\.)connections_/\1connections()/g;'

Added some missing "const" in rtlil.h

Added RTLIL::Module::connections()

Added RTLIL::Module::connect(const RTLIL::SigSig&)

Use "wget -N" in tests/vloghtb/run-test.sh

Added "passed" message to make test targets

Automatically pack SigSpec on copy/assign

Added new RTLIL::Cell port access methods