ice40_dsp to accept $__MUL16X16 too

synth_ice40 to decompose into 16x16

mul2dsp to create cells that can be interchanged with $mul

Check if RHS is empty first

Make consistent

Do not autoremove ffP aor muxP

Improve pattern matcher to match subsets of $dffe? cells

Improve A/B reg packing

Do not autoremove A/B registers since they might have other consumers

Fix xilinx_dsp index cast

Fix signed multiplier decomposition

Use single DSP_SIGNEDONLY macro

Working for unsigned

Cleanup

Wrong wildcard symbol

Merge branch 'xc7dsp' of github.com:YosysHQ/yosys into xc7dsp

mul2dsp: Lower partial products always have unsigned inputs

Signed-off-by: David Shah <dave@ds0.me>

Make all operands signed

Update comment

Pattern matcher to check pool of bits, not exactly

Fix mul2dsp signedness

A_SIGNED == B_SIGNED so flip both

SigSpec::remove_const() to return SigSpec&

Add DSP_{A,B}_SIGNEDONLY macro

Signedness

Signed extension

Revert drop down to 24x16 multipliers for all

Merge branch 'xc7dsp' of github.com:YosysHQ/yosys into xc7dsp

Add support {A,B,P}REG packing

SigSpec::extract to allow negative length

Add support for {A,B,P}REG in DSP48E1

xilinx: Add correct signed behaviour to DSP48E1 model

Signed-off-by: David Shah <dave@ds0.me>

xilinx: Treat DSP48E1 as 24x17 unsigned for now (actual behaviour is 25x18 signed)

Signed-off-by: David Shah <dave@ds0.me>

mul2dsp: Fix edge case where Y_WIDTH is less than B_WIDTH+`DSP_A_MAXWIDTH

Signed-off-by: David Shah <dave@ds0.me>

mul2dsp: Fix indentation

Signed-off-by: David Shah <dave@ds0.me>

Do not swap if equals

SigSpec::extend_u0() to return *this

Oops forgot these files

Add xilinx_dsp for register packing

OUT port to Y in generic DSP

Move DSP mapping back out to dsp_map.v

Only swap if B_WIDTH > A_WIDTH

Tidy up

Move DSP48E1 model out of cells_xtra, initial multiply one in cells_sim

Merge remote-tracking branch 'origin/master' into xc7dsp

Merge pull request #1194 from cr1901/miss-semi

Fix missing semicolon in Windows-specific code in aigerparse.cc.

Fix missing semicolon in Windows-specific code in aigerparse.cc.

Signed-off-by: William D. Jones <thor0505@comcast.net>

Merge pull request #1183 from whitequark/ice40-always-relut

synth_ice40: switch -relut to be always on

synth_ice40: switch -relut to be always on.

synth_ice40: fix help text typo. NFC.

Merge pull request #1182 from koriakin/xc6s-bram

synth_xilinx: Initial Spartan 6 block RAM inference support.

Merge pull request #1185 from koriakin/xc-ff-init-vals

xilinx: Fix the default values for FDPE/FDSE INIT attributes to match ISE/Vivado.

xilinx: Fix the default values for FDPE/FDSE INIT attributes to match ISE/Vivado.

Enable &mfs for abc9, even if it only currently works for ice40

synth_xilinx: Initial Spartan 6 block RAM inference support.

Merge pull request #1172 from whitequark/write_verilog-Sa-as-qmark

write_verilog: write RTLIL::Sa aka - as Verilog ?

Merge pull request #1179 from whitequark/attrmap-proc

attrmap: also consider process, switch and case attributes

Move dsp_map.v into cells_map.v; cleanup synth_xilinx a little

Merge remote-tracking branch 'origin/master' into xc7dsp

Merge pull request #1180 from YosysHQ/eddie/no_abc9_retime

Error out if -abc9 and -retime specified

Merge pull request #1148 from YosysHQ/xc7mux

synth_xilinx to infer wide multiplexers using new '-widemux <min>' option

Error out if -abc9 and -retime specified

Add some spacing

Add some ASCII art explaining mux decomposition

attrmap: also consider process, switch and case attributes.

Merge pull request #1177 from YosysHQ/clifford/async

Fix clk2fflogic adff reset semantic to negative hold time on reset

Call muxpack and pmux2shiftx before cmp2lut

Restore opt_clean back to original place

Restore missing techmap -map +/cmp2lut.v with LUT_WIDTH=6

synth_ecp5: Fix typo in copyright header

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1174 from YosysHQ/eddie/fix1173

Increment _TECHMAP_BITS_CONNMAP_ by one since counting from zero

Merge pull request #1175 from whitequark/write_verilog-fix-case-attr-position

write_verilog: fix placement of case attributes

Fix tests/various/async FFL test

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Improve tests/various/async, disable failing ffl test

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Extend using A[1] to preserve don't care

Merge pull request #1171 from YosysHQ/revert-1166-eddie/synth_keepdc

Revert "Add "synth -keepdc" option"

Merge remote-tracking branch 'origin/eddie/fix1173' into xc7mux

write_verilog: fix placement of case attributes. NFC.

Increment _TECHMAP_BITS_CONNMAP_ by one since counting from zero

Add tests/various/async.{sh,v}

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Improve tests/various/run-test.sh

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add tests/simple_abc9/.gitignore

Signed-off-by: Clifford Wolf <clifford@clifford.at>

write_verilog: write RTLIL::Sa aka - as Verilog ?.

Currently, the only ways (determined by grepping for regex \bSa\b) to
end up with RTLIL::Sa in a netlist is by reading a Verilog constant
with ? in it as a part of case, or by running certain FSM passes.
Both of these cases should be round-tripped back to ? in Verilog.

Extend during mux decomposition with 1'bx

Fix typo and comments

Merge pull request #1170 from YosysHQ/eddie/fix_double_underscore

Rename __builtin_bswap32 -> bswap32

Merge remote-tracking branch 'origin/master' into xc7mux

synth_xilinx to call commands of synth -coarse directly

Revert "synth_xilinx to call "synth -run coarse" with "-keepdc""

This reverts commit 7f964859ec99500e471853f5914b6e5b7c35a031.

Revert "Add "synth -keepdc" option"

Rename __builtin_bswap32 -> bswap32

Fix spacing

Fix spacing

Merge pull request #1168 from whitequark/bugpoint-processes

Add support for processes in bugpoint

Merge pull request #1169 from whitequark/more-proc-cleanups

A new proc_prune pass

Merge pull request #1163 from whitequark/more-case-attrs

More support for case rule attributes

Merge pull request #1162 from whitequark/rtlil-case-attrs

Allow attributes on individual switch cases in RTLIL

Merge pull request #1167 from YosysHQ/eddie/xc7srl_cleanup

Cleanup synth_xilinx SRL inference, make more consistent

proc_prune: promote assigns to module connections when legal.

This can pave the way for further transformations by exposing
identities that were previously hidden in a process to any pass that
uses SigMap. Indeed, this commit removes some ad-hoc logic from
proc_init that appears to have been tailored to the output of
genrtlil in favor of using `SigMap.apply()`. (This removal is not
optional, as the ad-hoc logic cannot cope with the result of running
proc_prune; a similar issue was fixed in proc_arst.)

proc_prune: new pass.

The proc_prune pass is similar in nature to proc_rmdead pass: while
proc_rmdead removes branches that never become active because another
branch preempts it, proc_prune removes assignments that never become
active because another assignment preempts them.

Genrtlil contains logic similar to the proc_prune pass, but their
purpose is different: genrtlil has to prune assignments to adapt
the semantics of blocking assignments in HDLs (latest assignment
wins) to semantics of assignments in RTLIL processes (assignment in
the most specific case wins). On the other hand proc_prune is
a general purpose RTLIL simplification that benefits all frontends,
even those not using the Yosys AST library.

The proc_prune pass is added to the proc script after proc_rmdead,
since it gives better results with fewer branches.