uart: use data instead of d on endpoint's layouts (coherency with others cores)

uart: add sim phy

liteXXX cores: use new uart and import FlipFlop/Counter/Timeout from Migen

uart: create phy directory and move phy logic to serial.py (will enable selecting uart phy, for example virtual uart with LiteEth or sim model for Verilator)

litesata: create example design derived from SoC

liteXXX cores: remove Identifier duplication

liteXXX cores: share same methodology for on-board tests

litesata: create specialized kc705 platform to avoid duplicating things already in mibuild

litescope: avoid uart code duplication

video: reintegrate dvisampler from mixxeo (DVI/HDMI interfaces are common in today's SoCs)

pipistrello: fix lpddr parameters, crg, flash, style

soc: fix register_rom

liteeth: create example design derived from SoC that can be used on all targets with Ethernet pins

liteXXX cores: remove setup.py and relative paths (we will install misolib of use PYTHON_PATH)

litescope: create example design derived from SoC that can be used on all targets

liteXXX cores: remove redefinition of get_csr_csv

liteXXX cores: update README and doc

soc: use self.cpu_reset_address as rom mem_map address and increase default bios size to 0xa000

test implementation on all targets and fix issues

move mxcrg to others (we should integrate it in mlabs_video.py and remove the verilog file in the future)

soc: move SDRAMSoC to a separate sdram.py file (ideally part of SDRAMSoC should move mem/sdram)

remane GenSoC to SoC (more coherent and we will add support for multiple SoCs with their own Wisbbone/CSR buses in the future)

liteusb: move files and modify import to misoclib.com.liteusb

merge liteusb

liteeth: fix example design generation and remove VivadoProgrammer from platfom. (TODO: remove others duplicates)

liteeth: fix example design generation and remove VivadoProgrammer from platfom. (TODO: remove others duplicates)

litesata: move file and modify import to misoclib.mem.litesata

merge litesata

litescope: create example_designs directory

litescope: move files and modify import to misoclib.tools.litescope

merge litescope

misoclib/com: add spi (only SPIMaster for now)

misoclib: better organization (create cores categories: cpu, mem, com, ...)

gensoc: parameter check is now more restrictive, add additional info to help user

test minicon with de0nano (OK) and fix missing self in gensoc

gensoc: move I/O for rom initialization to make.py

targets: add de0nano (100MHz, integrated bios and SDRAM)

make.py fix indent

bios: we can now use -Ot with_rom True on targets to force bios implementation in integrated rom (can speed up debug we don't want to reflash SPI or NOR flash)

targets: fix MiniSoC

sdram: import dfi, lasmibus, wishbone2lasmi from Migen in sdram/bus dir
We will maybe move things, but at least it's in MiSoC now

gensoc: make it more generic (a SoC does not necessarily have a CPU)

reserve csr_map 0-->16 for gensoc internal csrs

use cachesize reported in wishbone2lasmi

create cpu dir and move lm32/mor1kx in it

move memtest to sdram

replace self._r_register by self._register in all CSR declaration

make.py: avoid some actions in make all (do not flash if load-bitstream is specified or if bios is in blockram)

gensoc: add check_cpu_memory_region and check_csr_region to detect csr and mem regions conflicts

liteeth: move doc

add pipistrello target

gensoc: missing self.

Merge branch 'master' of https://github.com/m-labs/misoc

target/kc705: allow access to pll_sys signal before BUFG

gensoc: cpus now directly add their verilog sources

gensoc: add mem_map and mem_decoder to avoid duplications

gensoc: get platform_id from platform

targets/simple: make it generic (no default_platform, use platform's default_clk_name/default_clk_period)

liteeth: fix example_designs generation

liteeth: fix import (from liteeth --> from misoclib.liteeth)

move files to liteeeth and create example_designs directory

remove litex submodule

merge liteeth

move files for misoc integration

phy/sim: generate sop/eop

remove upload optimization (we will use wishbone later for performance)

add sim phy

add read grouping to etherbone, we now have interesting upload speeds... :)

test: add make.py to replace static config.py file

prepare reads grouping to speed up upload

use new Migen sel signal to change the way we upload data (will enable fifo bursts)

rle: increase dw automatically when needed

host/dump: optimize get_bits / decode_rle since we can now have large dumps

host/driver/reg: use burst mode to speed up upload of data (useful with Etherbone)

test: add make.py to replace static config.py file

tty working

mac: add padding

remove MiSoC dependency

doc: remove IP

doc: remove IP

doc: remove IP

doc: remove IP

add ft2232h software code (will need rework)

add ft2232h hdl code (will need rework)

init repo structure

add README skeleton

add tty over udp (will need mac to insert padding)

remove MiSoC dependency

remove MiSoC dependency

la: fix intput_buffer clocking when clk_domain is not "sys"

fix rle when used with subsampler

driver/la: add samplerate computation (required by sigrok export)

remove limitation on debug tuple definition

rle: expose length parameter to user, add assertion on dw to encode counter and automatically increase dw in rle mode

enable RLE only in POST_HIT_RECORDING state (to ensure programmed offset is respected)

simplify RLE

fix typo

dump/sigrok: fix against real dumps, now able to import and export

update LiteX

targets/kc705: fix csr address conflict on eth