Added vhdl2verilog

Progress in presentation

Better handling of nameDef and nameRef in edif backend

Fixed instantiating multi-bit ports in edif backend

Use private namespace in mem_simple_4x1_map

Added tests/techmap/mem_simple_4x1

Renamed "write_blif -subckt" to "write_blif -icells" and added -gates and -param

Progress in presentation

Progress in presentation

Added _TECHMAP_REPLACE_ feature to techmap

Added "extract -ignore_parameters" and "extract -ignore_param ..."

Added "extract -map %<design_name>"

Added "design -push" and "design -pop"

Progress in presentation

Added connwrappers command

Cleanups in handling of read_verilog -defer and -icells

Progress in presentation

Added vcd2txt.pl and txt2tikztiming.py (tests/tools/...)

Merge branch 'master' of github.com:cliffordwolf/yosys

Progress in presentation

Added techmap support for _TECHMAP_CONNMAP_*_

Added "sat -dump_cnf"

Coding style corrections in SatHelper::dump_model_to_vcd()

Improved non-verbose ezSAT::printDIMACS() format

Added "sat -initsteps"

Added Verilog support for "`default_nettype none"

Renamed "sat -dump_fail_to_vcd" to "sat -dump_vcd" and some minor cleanups

Added "-dump_fail_to_vcd" argument to SAT solver

Progress in presentation

Better preserve wires when flattening (in comparison to techmap)

Progress in presentation

Added some additional checks to techmap

Added CONSTMSK and CONSTVAL feature to techmap

Fixed handling of "keep" attribute on wires in opt_clean

Added a warning note about error reporting to read_verilog help message

Progress in presentation

Fixed use of selection in splitnets command

Added recursion support to techmap

Progress in presentation

Progress in presentation

Improved support for constant functions

Now we are in Yoys 0.2.0+ development

Tagging Yoys 0.2.0

Added != support for relational select pattern

Added iopadmap -bits

Added ff and latch support to read_liberty

Bugfix in expression parser of read_liberty

Fixed dfflibmap for cell libraries with no set-reset-ff

Correctly convert constants to RTLIL (fixed undef handling)

Added frontend (-f) option to autotest.sh

Fixed opt_const handling of double invert with non-1 output width

Added liberty frontend

Be more conservative with new const-function code

Added support for FOR loops in function calls in parameters

Created basic support for function calls in parameter values

Added abc -keepff option

updated default ABC command strings

Updated ABC

Implemented read_verilog -defer

Removed double blanks in ABC default command sequences

Merge branch 'master' of github.com:cliffordwolf/yosys

Updated ABC and some related changes

Merge pull request #26 from ahmedirfan1983/btor

Btor

Merge branch 'master' of github.com:cliffordwolf/yosys

Added support for functions returning integer

modified btor synthesis script for correct use of splice command.

Disabled "abc -dff" in "make test" for now (waiting for scorr bugfix in ABC)

Updated ABC to rev e97a6e1d59b9

renamed ilang "scope error" to "ilang error"

disabling splice command in the script

register output corrected

Merge branch 'master' of https://github.com/cliffordwolf/yosys into btor

added concat and slice cell translation

More Makefile cleanups

Improved "make manual" and "make clean"

Improved ilang parser error messages

fixed a bug in subcircuit library with cells that have connections to itself

Various improvements in expose command (added -sep and -cut)

Added delete {-input|-output|-port}

Bugfix in delete command

Added test cases for expose -evert-dff

Fixed handling of async reset in expose -evert-dff

Build fixes for log cmd

Merge branch 'master' of github.com:cliffordwolf/yosys

Implemented expose -evert-dff

Merge pull request #24 from hansiglaser/master

added "log" command

added "log" command

Improved checking of internal cell conventions

Fixed bug in collecting of RD_TRANSPARENT parameter in memory_collect

Added various new options to splice command

Added %a select operator

Moved some passes to other source directories

Added support for "keep" attribute to abc pass

Added opt -purge (frontend to opt_clean -purge)

Only count non-trivial attributes when findinf master signal in opt_clean

Added checking for ABC modifications to Makefile and made sure we do not have the word ERROR in regular make output

Now also move net labes to the right position in splice cmd

Improved detection of primary wire for a signal in opt_clean

Added splice command

Added log_header() to splitnets