build/xilinx/programmer: add multi jtag devices support to VivadoProgrammer

soc/integration/cpu_interface: do not generate constant access functions when with_access_functions is set to False

soc/tools/remote/etherbone: speed optimization (~20/30%)

soc/core/uart: add UartStub to enable fast simulation with cpu

Merge pull request #25 from q3k/master

Add Versa ECP5-5G Platform.

Add Versa ECP5-5G Platform.

targets: cleanup arty/nexys_video/kc705 and use better ddr3 timings on arty/nexys_video (found using the new bitslip/delay finder tool)

merge migen ee0e709 changes

soc/interconnect/wishbonebridge: reset_less optimizations

soc/interconnect/stream_packet: reset_less optimizations

soc/interconnect/stream: improve reset_less support for streams

soc/interconnect/stream: use reset_less attr of signal for payload and param

merge migen 9a6fdea3 changes

soc/software/libbase: fix get_ident

board/targets/sim: add identifier

litex/build/sim: cleanup modules

build/sim: cleanup serial2console and fix terminal mode

README: add required packages for litex sim

litex/build/sim: add README

litex/build/sim: rename c functions from lambdasim to litex_sim (since integrated in litex)

litex/build/sim: small cleanup

litex/build/sim: add tapcfg submodule for ethernet

litex/build/sim: introduce new simulator with modules support (thanks lambdaconcept)

boards/platforms/arty: add pmods

soc/cores/identifier: append 0 to contents to indicate end of string

README: consistency between projects

soc/tools: simplify litex_server usage and integrage udp, pcie

soc/tools: syntax fix on comm_pcie, import in __init__.py

soc/tools: fix debug prints of comm_pcie

soc/tools: remove csr builder from comm_udp (we should use litex_server)

gen/fhdl/specials: revert migen's commit d98502c6 (specials/Memory: homogenize read-only port syntax) since causing a regression with litepcie

soc/interconnect/stream: add first signal to streams (avoid over-complicated code in some cases)

soc/cores/identifier: remove additionnal first character

soc/cores/uart: add uart multiplexer

boards/platforms/nexys_video: rename hpa to hdp_en on nexy_video hdmi_in port

gen/fhdl/verilog: list available clock domains on keyerror

gen/genlib/cdc/gearbox: remove TODO since code is already a good compromise

latency can't be reduced that much and reducing ressource usage (already low) would introduce unneeded complexity.

soc/core: add frequency meter

gen/genlib/cdc/gearbox: add more margin on pointers (for cases where clocks are not perfectly aligned)

soc/cores: dna/xadc: add missing copyright

soc/cores: add dna and xadc (for 7-series, add support for others fpgas?)

Merge pull request #24 from mithro/vivado-mor1k-fix

vivado: Fix segfault with or1k.

vivado: Fix segfault with or1k.

The or1k doesn't have any verilog include paths added. This means the
code use to generate;
```tcl
synth_design -top top -part xc7a50t-csg325-2 -include_dirs {}
```
which causes Vivado to segfault with the following error;
```
Command: synth_design -top top -part xc7a50t-csg325-2 -include_dirs {}
Starting synth_design
Attempting to get a license for feature 'Synthesis' and/or device 'xc7a50t'
INFO: [Common 17-349] Got license for feature 'Synthesis' and/or device 'xc7a50t'
Abnormal program termination (11)
Please check 'build/netv2_base_or1k/gateware/hs_err_pid76959.log' for details
Traceback (most recent call last):
  File "./make.py", line 82, in <module>
```

soc/integration/builder: remove error when compile_software=False and integrated ROM: when using compile_software=False user knows what he's doing.

gen/genlib/cdc: cleanup lcm computation, fix timeout on BusSynchronizer

test/test_gearbox: continue, but we are hitting a simulator bug (related to clock domains declared in modules)

gen/sim/core: do not use reset_less clock_domains for the one that are created (logic may need to access reset signal)

gen/genlib/cdc: import gcd from math and not fractions (deprecated)

test: add test_gearbox skeleton

test/test_targets: check top.v generation

litex/gen/util/misc: import gcd from math and not fractions (deprecated)

test: add basic test_targets.py

soc/integration/builder.py: don't take care of ROM when compile_software is forced to False

test: add test_bitslip (initially in litedram)

add test directory with test_code_8b10b.py (from misoc)

soc/cores: add code_8b10b from misoc

soc/cores: move flash cores to cores directory

soc: move uart to a single file

soc/cores: add new spi master, remove obsolete one

gen/genlib/misc: add BitSlip

gen/genlib/cdc: add gearbox

boards/platforms: add vadj, change user_sw, user_btn IOStandard to LVCMOS25

soc/interconnect/stream_packet.py: make error payload optional on Packetizer

boards/platforms/papilio_pro: fix imports

boards/platforms/arty: add spi pins

Merge pull request #22 from mithro/master

soc_core: Add CPU_RESET_ADDR as a constant.

soc_core: Add CPU_RESET_ADDR as a constant.

So we can do a "soft reset" by jumping to this address.

boards/platforms/kcu105: add user_sma_gpio

Merge pull request #21 from mithro/master

Allow using gcc for or1k.

Allow using gcc for or1k.

 * Using CLANG can set by using CLANG=1 or CLANG=0 in the environment.
 * or1k continues to default to CLANG if environment is not net.

Merge pull request #20 from cr1901/platforms

Add Mercury development board (port from MiSoC)

Add Mercury development board (port from MiSoC)

boards/platforms: fix IOStandard on sfp_tx_disable_n pins

build/xilinx/programmer: add target parameter to load_bitstream to select jtag programmer

boards/platforms/kcu105: add sma/sfp ios

boards/platforms/kc705: add sma/sfp/xadc ios

build/lattice/diamond: add jedec file generation

build/xilinx/vivado: set_property library only supported for vhdl

boards/plaforms: add FMC LPC connector to nexys_video

boards/targets: add dram to arty and nexys_video

build/lattice/diamond: remove use of tools.mkdir_noerror

boards/targets: remove build and load parameters on arty and nexys_video (consistency with others targets)

boards/kc705: store bios in flash as it's done for others litex targets (we could use flash in custom designs)

boards/platforms/kcu105: add ddr4 dram pinout

boards/platforms/nexys_video: fix IOStandards on hdmi_in

boards/platforms/kcu105: add DP4 to DP7 to HPC connector

build/xilinx/programmer: remove open_hw_target parameters on VivadoProgrammer (now works for ultrascale)

soc/cores/flash/spi_flash: remove bitbanging comment (no longer supported)

boards/platforms/kcu105: fix GBTCLK0_M2C/GBTCLK1_M2C pins

boards/platforms/kcu105: add user_sma_clock_p/n

boards/platforms/kcu105: add user_btns, user_dip_btns, clk300, i2c, spi_flash, rotary hdmi, pcie

boards/platforms/kcu105: add LPC connector

boards/platforms/kcu105: add user sma clock and HPC connector

boards/platforms: add minimal kcu105 platform

soc/integration/soc_core: use cpu_reset_address = self.mem_map["rom"] when using integrated_rom

boards/platform/arty: add spiflash_4x/spiflash_1x to test SpiFlashDualQuad and SpiFlashSingle

add SpiFlashSingle and rename SpiFlash to SpiFlashDualQuad

Merge pull request #19 from mithro/master

Adding paths for vivado.

Adding paths for vivado.

Merge pull request #14 from mithro/spiflash2

spi_flash: fix bitbang with spi_width=1