Clean up config scripts to not have to worry about attaching a cache only to the TimingCPU.  Now the Atomic CPU works with caches.

configs/common/Simulation.py:
    Atomic CPU now works properly with caches, so we don't have to do extra parsing to hook up caches only to the timing CPU.

    However the O3CPU must always use caches, so a check for that must still exist.

    Also change the switch_cpus to be placed at the system level, now that Steve changed how the IntrController gets its CPU.
configs/example/fs.py:
configs/example/se.py:
    Atomic CPU now handles caches.

--HG--
extra : convert_revision : 534ded558ef96cafd76b4b5c5317bd8f4d05076e

Be sure to populate the packet's finishTime field in the atomic timing case.

--HG--
extra : convert_revision : ef34818eb2dea5b3a8e754bf56745a7cd2497bf0

Draining fixes.

src/cpu/o3/cpu.cc:
    Handle draining properly when CPU isn't actually being used.
src/cpu/simple/atomic.cc:
    Be sure to set status properly when draining.
src/mem/bus.cc:
    Fix for draining.

--HG--
extra : convert_revision : d9796e6693e974f022159029fc9743c49a970c8f

Remove mem parameter.  Should have been removed earlier.

src/python/m5/objects/BaseCPU.py:
    These parameters should have been removed in an earlier push.

--HG--
extra : convert_revision : 781b39ca370361e9568b1af0be96ff5848b1f3f4

Merge ktlim@zizzer:/bk/newmem
into  zamp.eecs.umich.edu:/z/ktlim2/clean/newmem-busfix

--HG--
extra : convert_revision : 29426cebe81ac077c1a83f50e914ff6955ce81d4

Update refs.

tests/quick/10.linux-boot/ref/alpha/linux/tsunami-simple-atomic-dual/config.ini:
tests/quick/10.linux-boot/ref/alpha/linux/tsunami-simple-atomic-dual/config.out:
tests/quick/10.linux-boot/ref/alpha/linux/tsunami-simple-atomic/config.ini:
tests/quick/10.linux-boot/ref/alpha/linux/tsunami-simple-atomic/config.out:
tests/quick/10.linux-boot/ref/alpha/linux/tsunami-simple-timing-dual/config.ini:
tests/quick/10.linux-boot/ref/alpha/linux/tsunami-simple-timing-dual/config.out:
tests/quick/10.linux-boot/ref/alpha/linux/tsunami-simple-timing/config.ini:
tests/quick/10.linux-boot/ref/alpha/linux/tsunami-simple-timing/config.out:
    Update config.
tests/quick/10.linux-boot/ref/alpha/linux/tsunami-simple-atomic-dual/stderr:
tests/quick/10.linux-boot/ref/alpha/linux/tsunami-simple-atomic/stderr:
tests/quick/10.linux-boot/ref/alpha/linux/tsunami-simple-timing-dual/stderr:
tests/quick/10.linux-boot/ref/alpha/linux/tsunami-simple-timing/stderr:
    Update ref.

--HG--
extra : convert_revision : ca4fe7ff5bf9fcd112b703b88a5196a312c594ab

add code to operate in lockstep with legion

src/python/m5/main.py:
    add option to operate in lockstep with legion

--HG--
extra : convert_revision : 2cc90ec0cf7e8d028ee813c2034a77415671a628

Fix error message.

--HG--
extra : convert_revision : 7ac0f40595c89b0d9352e82e447d25380b038408

Fix up bus draining and add draining to the caches.

src/mem/bus.cc:
    Fix up draining to work properly.
src/mem/bus.hh:
    Initialize drainEvent to NULL.
src/mem/cache/base_cache.cc:
src/mem/cache/base_cache.hh:
    Add draining to the caches.

--HG--
extra : convert_revision : 3082220a75d50876f10909f9f99bec535889f818

Remove hack by setting configuration better.

src/dev/isa_fake.cc:
src/dev/isa_fake.hh:
    No need for specialized init() function any more.
src/python/m5/objects/Tsunami.py:
    Override responder when set by user.  This avoids having bus.responder floating around and not doing anything when the user has specified their own default responder.

--HG--
extra : convert_revision : c547daf15b23a889c98e62bfd53c293c85d7a041

Fix compile error.

--HG--
extra : convert_revision : a4c4195bc07383149a56907f26d327a4bfa77c26

Initialize mem dep unit properly.

src/cpu/o3/mem_dep_unit_impl.hh:
    Initialize mem dep unit properly, add debug output.

--HG--
extra : convert_revision : 3c56dedfa57de1edc4b1c8f8d9bc94e18002eff2

delete pcifake, tsunamifake. Combine BadAddr/IsaFake into one

src/SConscript:
    remove pcifake and tsunami fake from sconscript
src/dev/isa_fake.cc:
src/dev/isa_fake.hh:
    combine badaddr and isa fake into one
src/python/m5/objects/Pci.py:
    remove pcifake
src/python/m5/objects/Tsunami.py:
    make badaddr derive from isafake

--HG--
extra : convert_revision : 91470db60aa1de6b85827304e27bd3414cc9d8d1

Merge zizzer:/bk/newmem
into  zeep.pool:/z/saidi/work/m5.newmem

--HG--
extra : convert_revision : f77e5cf8cc5b99960d28e1cc109d140f1013cfca

small fixes for solaris

--HG--
extra : convert_revision : 3546b2cecf7e7e8e62295abc1ed08b3b6d2b0a8b

Merge ktlim@zizzer:/bk/newmem
into  zamp.eecs.umich.edu:/z/ktlim2/clean/newmem

--HG--
extra : convert_revision : d6bb87586cf7ee63ca32e36944c3755fae0b55d0

Clean up clock phase drift code a bit.

src/cpu/base.cc:
    Move clock phase drift code to the base CPU so that any CPU model can use it.
src/cpu/base.hh:
    Added two functions to help get the next cycle the CPU should be scheduled.
src/cpu/simple/atomic.cc:
src/cpu/simple/timing.cc:
    Use the function now in BaseCPU.

--HG--
extra : convert_revision : 444494b66ffc85fc473c23f57683c5f9458ad80c

replace NULL with 0.... Why isn't NULL defined by default on Mac OS X I don't know

--HG--
extra : convert_revision : b60403445bd4e855732fd4e6753068abd90ecc9d

Update refs.

--HG--
extra : convert_revision : 61d298fb0d9a66a76209a6bfcdb7c14f2efca947

Initialize pointer to NULL.

src/cpu/o3/lsq_unit_impl.hh:
    Be sure to initialize pointer to NULL.

--HG--
extra : convert_revision : 917d5119e4bd8eae10959ed07069d8c694315c7a

Merge zizzer:/bk/newmem
into  zeep.pool:/z/saidi/work/m5.newmem

--HG--
extra : convert_revision : d7133e32cfca9f15869ee9ab7a93e3470e7d9038

fixes so that M5 will compile under solaris

SConstruct:
    Add check to see if we need to include libsocket
src/arch/sparc/floatregfile.cc:
src/arch/sparc/intregfile.cc:
    use memset rather than bzero and include the appropriate headerfile
src/base/pollevent.cc:
    If we're compling under solaris we need sys/file.h
src/base/random.cc:
src/base/random.hh:
    solaris doesn't have random(), so use rint with the correct rounding mode
    if we're compiling on solaris
src/base/stats/flags.hh:
    u_int32_t??
src/base/time.hh:
    grab the timersub() define from freebsd since it doesn't exist in solaris
src/cpu/inst_seq.hh:
    we don't need to include stdint here
src/sim/byteswap.hh:
    the method to detect endianness on Solaris is a little more complex...

--HG--
extra : convert_revision : 6b7db0e900e7bccfc250d65c125065f27280dda1

Merge ktlim@zizzer:/bk/newmem
into  zamp.eecs.umich.edu:/z/ktlim2/clean/newmem-busfix

--HG--
extra : convert_revision : a9a41e2c292bd95aa148e1cf4d9a77c0622a462b

Have bus use the BadAddress device to handle bad addresses.  The O3 CPU should be able to boot into Linux with caches on after this change.

src/mem/bus.cc:
src/mem/bus.hh:
    Bus now will be setup with a default responder, unless the user overrides it.  This default responder should return BadAddress if no matching port is found.
src/python/m5/objects/Bus.py:
    Bus now has a default responder for FS mode if the user doesn't override it.  It returns BadAddress if no matching port is found.
src/python/m5/objects/Tsunami.py:
    Add bad address device.  Also record when the user has specified their own default responder.

--HG--
extra : convert_revision : 59070477ae313ee711b2d59baa2369c9a91c5b85

Implement device that will return BadAddress.

--HG--
extra : convert_revision : d833c20f691e01c84a0678f19f7d83f3ee50c0c1

Caches return a new functional port whenever asked for one.

src/mem/cache/base_cache.cc:
    Have caches return a new functional port whenever asked for them.  I'm pretty sure this is desired behavior.  Ron can correct me if it's not.

--HG--
extra : convert_revision : e1fadf895a7d714968128ff900d10e86fde53387

More proper handling of the ports.

src/cpu/simple_thread.cc:
    Fix up port handling to share code.
src/cpu/thread_state.cc:
    Separate code off into a function.
src/cpu/thread_state.hh:
    Make a separate function that will get the CPU's memory's functional port.

--HG--
extra : convert_revision : 96a9bb3c5e4b9ba5511678c0fd17f0017c8cd312

Remove function that should have been deleted.

src/cpu/simple_thread.cc:
    This function should have been deleted from an earlier push.
src/cpu/simple_thread.hh:
    Delete this function; it's now in thread_state.hh/.cc.

--HG--
extra : convert_revision : f78dcf9c2b388418030d48d0ea4911c8b8b1f5ff

Use ISA specific makeExtMI.

src/arch/alpha/utility.hh:
    For now makeExtMI will be specific to the ISA.

--HG--
extra : convert_revision : 89959c6499efcc3df9301ad8ea039580764a1496

Merge zizzer:/bk/newmem
into  zed.eecs.umich.edu:/z/hsul/work/m5/newmem

--HG--
extra : convert_revision : a30e2da1f0a272b8c867c0e7a3491118be92bc5e

factor some more commone code and enable going from checkpoint into arbitrary CPU with or without caches.

configs/common/Simulation.py:
    enable going from checkpoint into arbitrary CPU with or without caches.

--HG--
extra : convert_revision : 02e7ff8982fdb3a08bc609f89bd58df5b3a581b2

Merge zizzer.eecs.umich.edu:/bk/newmem/
into  zeep.eecs.umich.edu:/home/gblack/m5/newmemmemops

--HG--
extra : convert_revision : c2f7398a0d14dd11108579bb243ada7420285a22

Added code to handle draining.

--HG--
extra : convert_revision : 3861f553bde5865cd21a8a58a4c410896726f0a3

Fix a range check on the ipr_index.

--HG--
extra : convert_revision : 84e25abd4bb2de0c877c883804d39feb019c7030

Adjustments for the AlphaTLB changing to AlphaISA::TLB and changing register file functions to not take faults

--HG--
extra : convert_revision : 1cef0734462ee2e4db12482462c2ab3c134d3675

make it so that you can do a standard switch without the caches option.  this will have only the o3 cpu have a cache, rather than timing (warmup) + o3 have cache.

--HG--
extra : convert_revision : d733de7ebb362bbd7376a0235ee7f117df2d6d37

change name of 2nd switch_cpu so that ckpt recovery with multiple cpus doens't get confused.

--HG--
extra : convert_revision : 16c710c4196c520d03c1993a26f38cf1f04ab637

Arg!

--HG--
extra : convert_revision : 8328d002780c0291e7eb264076a62084de88b7a5

More typos! I need to get nfs to work.

--HG--
extra : convert_revision : f5693e96d376254f777fb0cce7b5be3d36efbea9

Fix another typo

--HG--
extra : convert_revision : ad7058babf2a13bfe543e05f2662dc49a18a8b8b

Check for out of range IPR values as well.

--HG--
extra : convert_revision : 9ca241bb71d8a1d022e54485383a88d2abece663

Fix stupid typo

--HG--
extra : convert_revision : fbfc82974e89b2c726b689674c9f5d957682b280

Make two simple utility functions to determine if a MiscReg index corresponding to an IPR is readable or writable.

--HG--
extra : convert_revision : 89eebba5eec01e629213997d24c734a6acad0ecb

Forgot to add intr_flag in one place.

--HG--
extra : convert_revision : 637256098e2283c18f98bdaabf21f3039d162a15

We don't include ipr.cc in SE builds, so don't call it.

--HG--
extra : convert_revision : 45e52d7afbf74e0ddde11f58aeb084186389fc06

Made the old name refer to the miscreg index to prevent having to change code all over the place.

--HG--
extra : convert_revision : e890a3ce420336acdb220396dcbf66d4b9974c76

Forgot to change the index.

--HG--
extra : convert_revision : 5a444e635d20bcca445a10e43592b6c10d25e879

Make the IPRs use regular miscreg indexes, and make a table or two to find the miscreg index of a specific IPR.

--HG--
extra : convert_revision : dd235261e7086d6667b1b2bdc4a81b2573e21d53

Fix up configs.

configs/common/Simulation.py:
    Remove mem parameter.
configs/example/se.py:
    Remove debug output that got included in my other push.

--HG--
extra : convert_revision : 643c34147f6c6cbb98b8e6d6e8206b9859593ab0

Merge ktlim@zizzer:/bk/newmem
into  zamp.eecs.umich.edu:/z/ktlim2/clean/newmem-busfix

configs/example/fs.py:
configs/example/se.py:
src/mem/tport.hh:
    Hand merge.

--HG--
extra : convert_revision : b9df95534d43b3b311f24ae24717371d03d615bf

Remove mem parameter.  Now the translating port asks the CPU's dcache's peer for its MemObject instead of having to have a paramter for the MemObject.

configs/example/fs.py:
configs/example/se.py:
src/cpu/simple/base.cc:
src/cpu/simple/base.hh:
src/cpu/simple/timing.cc:
src/cpu/simple_thread.cc:
src/cpu/simple_thread.hh:
src/cpu/thread_state.cc:
src/cpu/thread_state.hh:
tests/configs/o3-timing-mp.py:
tests/configs/o3-timing.py:
tests/configs/simple-atomic-mp.py:
tests/configs/simple-atomic.py:
tests/configs/simple-timing-mp.py:
tests/configs/simple-timing.py:
tests/configs/tsunami-simple-atomic-dual.py:
tests/configs/tsunami-simple-atomic.py:
tests/configs/tsunami-simple-timing-dual.py:
tests/configs/tsunami-simple-timing.py:
    No need for mem parameter any more.
src/cpu/checker/cpu.cc:
    Use new constructor for simple thread (no more MemObject parameter).
src/cpu/checker/cpu.hh:
    Remove MemObject parameter.
src/cpu/memtest/memtest.hh:
    Ports now take in their MemObject owner.
src/cpu/o3/alpha/cpu_builder.cc:
    Remove mem parameter.
src/cpu/o3/alpha/cpu_impl.hh:
    Remove memory parameter and clean up handling of TranslatingPort.
src/cpu/o3/cpu.cc:
src/cpu/o3/cpu.hh:
src/cpu/o3/fetch.hh:
src/cpu/o3/fetch_impl.hh:
src/cpu/o3/mips/cpu_builder.cc:
src/cpu/o3/mips/cpu_impl.hh:
src/cpu/o3/params.hh:
src/cpu/o3/thread_state.hh:
src/cpu/ozone/cpu.hh:
src/cpu/ozone/cpu_builder.cc:
src/cpu/ozone/cpu_impl.hh:
src/cpu/ozone/front_end.hh:
src/cpu/ozone/front_end_impl.hh:
src/cpu/ozone/lw_lsq.hh:
src/cpu/ozone/lw_lsq_impl.hh:
src/cpu/ozone/simple_params.hh:
src/cpu/ozone/thread_state.hh:
src/cpu/simple/atomic.cc:
    Remove memory parameter.

--HG--
extra : convert_revision : 43cb44a33b31320d44b69679dcf646c0380d07d3

Ports now have a pointer to the MemObject that owns it (can be NULL).

src/cpu/simple/atomic.hh:
    Port now takes in the MemObject that owns it.
src/cpu/simple/timing.hh:
    Port now takes in MemObject that owns it.
src/dev/io_device.cc:
src/mem/bus.hh:
    Ports now take in the MemObject that owns it.
src/mem/cache/base_cache.cc:
    Ports now take in the MemObject that own it.
src/mem/port.hh:
src/mem/tport.hh:
    Ports now optionally take in the MemObject that owns it.

--HG--
extra : convert_revision : 890a72a871795987c2236c65937e06973412d349

Merge zizzer:/bk/newmem
into  zeep.pool:/z/saidi/work/m5.newmem.head

--HG--
extra : convert_revision : 42712a50ca46ebc891b78186f4b6d1412a35d374

remove connectAll() and connect() code since it isn't used anymore. (The python does it all)

--HG--
extra : convert_revision : e16a1ff59d4522703b155c2e68379a3072e8f47f

add the ability to insert into the middle of the timing port send list

--HG--
extra : convert_revision : 5422025f74ba7013f98d1d1dcbd1070f580aae61

Missed a few instances of this function.

--HG--
extra : convert_revision : 581f97dafc2b30bd5067f6ff7f9cdbabc6890622

Get rid of old, commented out code.

--HG--
extra : convert_revision : 46e9f26917efab642b80ea9e4303ec95d43d935e

Move IntrFlag into the MiscRegFile and get rid of specialized accessor functions.

--HG--
extra : convert_revision : e0d12a150b01d05de9bc02bcbc7c22797975a5b9

Put the Alpha tlb stuff into the AlphaISA namespace, and give the classes more neutral names.

--HG--
extra : convert_revision : 702c715b7516a16602172deb1b78d6a7ab848fd4

Delete obsolete directories: src/oldmem, src/mem/timing, src/mem/NOTES.

--HG--
extra : convert_revision : 948b4aaf484f7f7c2fce16201cd51ecb111af7d4

FSConfig.py:
Accidentally committed this last time

configs/common/FSConfig.py:
    Accidentally committed this last time

--HG--
extra : convert_revision : 32d49c17c661b57a9aa9c3b057258f6e037ba745

se.py, fs.py:
import Caches
Simulation.py:
Fix typo - L2Cache --> L1Cache

configs/common/Simulation.py:
    Fix typo - L2Cache --> L1Cache
configs/example/fs.py:
configs/example/se.py:
    import Caches

--HG--
extra : convert_revision : 4292225b322c069665262eab7c83b5341844fba0

ensure that there is a "/" between the cptdir and the cpt.%d.

--HG--
extra : convert_revision : 9aed7c3aecad10b039f3cfb26e04a7950be6bed1

Merge zizzer:/bk/newmem
into  zed.eecs.umich.edu:/z/hsul/work/m5/newmem

--HG--
extra : convert_revision : 836fcb45f399ed4f860be2d0bfe2ac4709bfe2ef

decouple the switch option from the warmup period option - parsing was confused otherwise, oops.

--HG--
extra : convert_revision : 951fc664c59363df5f5e026aa791d83c26f050ec

Use some python os.path stuff to make it more flexible where we can execute this script from.

--HG--
extra : convert_revision : a76861a0f2669a7cd3bf3a34177739c69a913545

Merge zizzer:/bk/newmem
into  zed.eecs.umich.edu:/z/hsul/work/m5/newmem

--HG--
extra : convert_revision : ce5f394a4a62f7452b9631763425f65b911387bb

add some comments and make the warmup period in a switchover parameterizable.

configs/common/Options.py:
    make the warmup period in a standard switch part of the option.
configs/common/Simulation.py:
    add some comments and also make the warmup period an option.

--HG--
extra : convert_revision : 0fa587291b97ff87c3b3a617e7359ac6d9bed7a5

An attempt to serialize the state of the micro code mechanism in the simple cpu.

src/cpu/simple/base.cc:
    Make a microcoded op start at the current micropc, rather than starting at 0.
src/cpu/thread_state.cc:
    Serialize the microPC and nextMicroPC

--HG--
extra : convert_revision : 5302215f17312ecef3ff4c6548acb05297ee4ff6

Move the mem classes into util.isa so that multiple inheritance can be used in the future for micro insts.

--HG--
extra : convert_revision : c71faa5e43b56ed15d00ed5fd57c020d1c845445

Fix when the IsDelayedCommit flag is set.

--HG--
extra : convert_revision : ab6cd69f82b2013d66a91beaa3e39d8f417a9251

Bring casa and casxa up to date

src/arch/sparc/isa/decoder.isa:
    Fix up the casa and casxa instructions.
src/arch/sparc/isa/formats/formats.isa:
    This is handled in loadstore.isa now
src/arch/sparc/isa/formats/mem/basicmem.isa:
src/arch/sparc/isa/formats/mem/blockmem.isa:
    Renamed doSplitExecute to doDualSplitExecute. This differentiates between the version that does both a register and immediate version, and one that just does a register version.
src/arch/sparc/isa/formats/mem/mem.isa:
    The cas format is handled in loadstore.isa as well now.
src/arch/sparc/isa/formats/mem/util.isa:
    Reorganized things a bit to better support cas

--HG--
extra : convert_revision : 12411e89e763287e52f9825bf7a417b263c1037f

Fixed ldstub to use the right format, and made the load/store operations use the integer microcode register.

--HG--
extra : convert_revision : 7df5bd4bbe8a2607c7d2b4799826831d6a440926

Add an integer microcode register.

--HG--
extra : convert_revision : f23dbfdfe44e8e6cdd6948000669ad4f743b9fb4

Merge zizzer:/bk/newmem
into  zeep.pool:/z/saidi/work/m5.newmem.head

--HG--
extra : convert_revision : df73fd850d6638cbce6ff31203857f51235b8763

remove intel nic from SConscript

--HG--
extra : convert_revision : b01bb258c97cf42d46a94faedab31726623fe437

This one really needs to be arch/faults.hh

--HG--
extra : convert_revision : aad1ee04ade9f4394c9ef0386f23d6f2ca373412

Include the right version of faults.hh

--HG--
extra : convert_revision : 4762b8ab46ac755726cc658a378c2cf5b2061dc3

Merge zizzer.eecs.umich.edu:/bk/newmem
into  zeep.eecs.umich.edu:/home/gblack/m5/newmem

--HG--
extra : convert_revision : 9883fb35fd9c36e1819153f9976f8bdc73dbe8f3

One last adjustment to get rid of skew in the simple atomic cpu.

--HG--
extra : convert_revision : 8e46929ed7da5dae6888f773de4e1ecc9b249fe0

Merge zizzer:/bk/newmem
into  zed.eecs.umich.edu:/z/hsul/work/m5/newmem

configs/example/fs.py:
configs/example/se.py:
    hand merge

--HG--
extra : convert_revision : 13d248add87ac373d2653bb42adf4ac065f75ce3

factor out common run code from se.py and fs.py.

configs/example/fs.py:
    factor out common code.
configs/example/se.py:
    factor out common code

--HG--
extra : convert_revision : 72a1f653c84eae1b7d281e0a5e60ee116ad6b27d

Merge zizzer:/bk/newmem
into  zeep.pool:/z/saidi/work/m5.newmem.head

--HG--
extra : convert_revision : b8b8a4428b2462d2df600e2ec7a9014a08246df8

add packet_access.hh

--HG--
extra : convert_revision : 7fe4958549101fca9613baa4a317d96f4970d432

A more complete attempt to fix the clock skew.

--HG--
extra : convert_revision : b2d505de51fc5fcae5177b2a13140729474e249e

Potential fix to clock skew problem.

--HG--
extra : convert_revision : 51572523190a886fd0ff64817edc88e260c5fa9d

Merge zizzer.eecs.umich.edu:/bk/newmem
into  zeep.eecs.umich.edu:/home/gblack/m5/newmem

--HG--
extra : convert_revision : ec35a9276ae21e0b9fe820bd700c020e4440a350

Update stats for fill/spill handlers

--HG--
extra : convert_revision : 2ed2e868ccbb3316f84ea691497d2e0dd4ec2416

Got rid of some outdated comments.

--HG--
extra : convert_revision : 30fa768c4a934cf5f9dc0ad84e0e421327ccbed3

Made the regfile compatible with the new definitions in MiscRegFile

--HG--
extra : convert_revision : d63ea6fb1e549e737204ee6653c06f89ec5e43ef

Clean up MiscRegFile

--HG--
extra : convert_revision : 3bc792596c99df3a5c2c82da58b801a63ccf6ddb

Reorganized the MiscRegFile

--HG--
extra : convert_revision : 088112c9b8a4ea09c8015da5a0b65ed2fc9398d2

Cleaned up the decoder slightly.

--HG--
extra : convert_revision : a7050aa8768c132f0161f00ba17ae02d71f0b829

Added a few functions to stuff values into bitfields in an instruction.

--HG--
extra : convert_revision : 507d7e13fd6276acf36b75eba31dff5e8080113f

Changed the number of register windows to be more realistic.

--HG--
extra : convert_revision : ae557307f377b19bae82226dafa8b4b2654cae52

Got rid of some debug output

--HG--
extra : convert_revision : 6e98cf839dc92bde5f06f9b9bf11ca6ac661c907

Change the default function from setMiscRegWithEffect to setMiscReg

--HG--
extra : convert_revision : bedf422d51a52b009390b1e94f5330f752be2b87

Merge zizzer:/bk/newmem
into  zed.eecs.umich.edu:/z/hsul/work/m5/clean

--HG--
extra : convert_revision : cb3f718bdcbd52540747a2696fb37bb4fcfe27a3

se.py:
make the same os.getcwd fix ali made in fs.py, make connectMemPorts occur after caches are created.

configs/example/se.py:
    make the same os.getcwd fix ali made in fs.py, make connectMemPorts occur after caches are created.

--HG--
extra : convert_revision : 9760ae073d97cd62d3e44f10199d31cce79d4a1d

Merge zizzer:/bk/newmem
into  zeep.pool:/z/saidi/work/m5.newmem.head

--HG--
extra : convert_revision : 473901bcd44bd2c563a3293d7326cd5aed8b630f