Use "read" command to parse HDL files from Yosys command-line

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Bump version

opt_mem_priority: Fix non-ascii char in help message.

This is a fixed version of #3072.

Bump version

Next dev cycle

Release version 0.12

Update manual

Add gitignore for gatemate

Make sure cell names are unique for wide operators

Bump version

Update CHANGELOG and CODEOWNERS

Bump version

intel_alm: preliminary Arria V support

sta: very crude static timing analysis pass

Co-authored-by: Eddie Hung <eddie@fpgeh.com>

Bump version

Merge pull request #3080 from YosysHQ/micko/init_wire

Give initial wire unique ID, fixes #2914

Give initial wire unique ID, fixes #2914

Bump version

Support parameters using struct as a wiretype (#3050)

Signed-off-by: Kamil Rakoczy <krakoczy@antmicro.com>

Bump version

synth_gatemate Revert cascade A/B port  mixup

synth_gatemate: Remove iob_map invokation

synth_gatemate: Add block RAM cascade support

* add simulation model for block RAM cascade in 40K mode
* limit 20K_SDP and 40K_SDP to 40 and 80 bits (the only useful configurations)

synth_gatemate: Remove obsolete iob_map

synth_gatemate: Update pass

* remove `write_edif` and `write_blif` options
* remove redundant `abc` call before muxcover
* update style

synth_gatemate: Remove specify blocks

synth_gatemate: Remove gatemate_bramopt pass

synth_gatemate: Apply new test practice with assert-max

synth_gatemate: Fix fsm test

synth_gatemate: Revise block RAM read modes and initialization

* enable mixed read-width / write-width ports in SDP mode
* fix NO_CHANGE and WRITE_THROUGH behavior during read access
* remove redundant zero-initialization
* set A/B_WE bit during map (gatemate_bramopt pass could be removed later)
* differentiate "upper" and "lower" initialization for cascade mode

synth_gatemate: Remove unsupported FF initialization

synth_gatemate: Rename multiplier factor parameters

synth_gatemate: Registers are uninitialized

Allow initial blocks to be disabled during tests

Wrap initial blocks with a NO_INIT so that tests for archs without register initialization feature don't fail.

synth_gatemate: Apply review remarks

* remove unused techmap models in `map_regs.v`
* replace RAM initilization loops with 320-bit-writes
* add script to test targets in top-level Makefile
* remove `MAXWIDTH` parameter and treat both vector widths individually in `mult_map.v`
* iterate over all modules in `gatemate_bramopt` pass

synth_gatemate: Apply review remarks

synth_gatemate: Initial implementation

Signed-off-by: Patrick Urban <patrick.urban@web.de>

Bump version

show: Fix wire bit indexing.

Fixes #3078.

update abc

Update abc

Bump version

Merge pull request #3075 from YosysHQ/micko/verific_mem_size

No need to allocate more memory than used

Merge pull request #3077 from YosysHQ/claire/genlib

Add genlib support to ABC command

Spelling fix in abc.cc

Add genlib support to ABC command

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

iopadmap: Fix ebmarassing typo

No need to alocate more memory than used

Bump version

genrtlil: Fix displaying debug info in packages

Signed-off-by: Kamil Rakoczy <krakoczy@antmicro.com>

iopadmap: Add native support for negative-polarity output enable.

Bump version

Update CODEOWNERS

Limit macOS GH actions

Bump version

synth_gowin: move splitnets to after iopadmap (#2435)

manual: fix pdflatex inputenc undefined char error

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

Remove noalu from synth_gowin json output as Apicula now supports it

Bump version

gowin: widelut support (#3042)

Bump version

Next dev cycle

Release version 0.11

Must use latest flex to generate c++17 compatible code

Make it work on all

Correct way of setting maybe_unsused on labels

Add missing changelog item

Update command reference

Merge pull request #3067 from YosysHQ/aki/ci_update

Update the Linux and macOS CI jobs

Removed semicolon from macro

Bump version

flatten: Keep sigmap around between flatten_cell invocations.

Fixes #3064.

Bump version

Merge pull request #3068 from YosysHQ/claire/verific_cfg

Add "verific -cfg" command

Add "verific -cfg" command

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Bump version

ci: removed the old `test.yml` workflow, as it was replaced by `test-linux.yml` and `test-macos.yml`

ci: expanded the macOS tests suite to cover more compilers and C++ versions

ci: expanded the Linux test suite to cover more compilers and C++ versions

Changed the Makefile to have an explicit `CXXSTD` parameter which allows for the setting of other C++ standards, the default is `c++11`

Merge pull request #3066 from YosysHQ/claire/verific_gclk

Fix verific gclk handling for async-load FFs

Fix verific gclk handling for async-load FFs

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Bump version

Add missing items in CHANGELOG

Update command reference part of manual

Bump version

Merge pull request #3063 from YosysHQ/micko/verific_aldff

Enable async load dff emit by default in Verific

ecp5: Add support for mapping aldff.

Enable async load dff emit by default in Verific

Revert "Compile option for enabling async load verific support"

This reverts commit b8624ad2aef941776f5b4a08f66f8d43e70f8467.

proc_dff: Emit $aldff.

dfflegalize: Add tests for aldff lowering.

dfflegalize: Add tests targetting aldff.

dfflegalize: Refactor, add aldff support.

Bump version

verilog: use derived module info to elaborate cell connections

- Attempt to lookup a derived module if it potentially contains a port
  connection with elaboration ambiguities
- Mark the cell if module has not yet been derived
- This can be extended to implement automatic hierarchical port
  connections in a future change

Split out logic for reprocessing an AstModule

This will enable other features to use same core logic for replacing an
existing AstModule with a newly elaborated version.

Bump version

Compile option for enabling async load verific support

Bump version