Replace log_assert() with meaningful log_error()

Merge remote-tracking branch 'origin/master' into xc7mux

Add missing CHANGELOG entries

Update CHANGELOG with -widemux

Merge remote-tracking branch 'origin/master' into xc7mux

Fix spacing

Merge remote-tracking branch 'origin/master' into xc7mux

Merge pull request #1098 from YosysHQ/xaig

"abc9" pass for timing-aware techmapping (experimental, FPGA only, no FFs)

Add generic __builtin_bswap32 function

Also fix write_aiger for UB

Fix more potential for undefined behaviour due to container invalidation

Update synth_ice40 -device doc to be relevant for -abc9 only

Disable boxing of ECP5 dist RAM due to regression

Add write address to abc_scc_break of ECP5 dist RAM

Fix DO4 typo

Merge pull request #1146 from gsomlo/gls-test-abc-ext

tests: use optional ABCEXTERNAL when specified

Merge pull request #1046 from bogdanvuk/master

Optimizing DFFs whose initial value prevents their value from changing

tests: use optional ABCEXTERNAL when specified

Commits 65924fd1, abc40924, and ebe29b66 hard-code the invocation
of yosys-abc, which fails if ABCEXTERNAL was specified during the
build. Allow tests to utilize an optional, externally specified
abc binary.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

Reduce diff with upstream

Extraneous newline

Remove noise from ice40/cells_sim.v

Refactor for one "abc_carry" attribute on module

Merge branch 'xaig' of github.com:YosysHQ/yosys into xaig

Do not use Module::remove() iterator version

Remove redundant doc

Remove &retime when abc9 -fast

Cleanup abc9.cc

Undo iterator based Module::remove() for cells, as containers will not
invalidate

Add help for "-sat" option inside opt_rmdff. "opt" can pass "-sat" too

Fix memory leak when one of multiple DFF cells is removed in opt_rmdff

When there are multiple DFFs and one of them is removed, its reference lingers
inside bit2driver dict. While invoking handle_dff() function for other DFFs,
this broken reference is used isnside sat_import_cell() function.

Merge remote-tracking branch 'origin/master' into xaig

Merge pull request #1139 from YosysHQ/dave/check-sim-iverilog

tests: Check that Icarus can parse arch sim models

Merge branch 'xaig' into xc7mux

Merge remote-tracking branch 'origin/master' into xaig

Grr

Capitalisation

Make CHANGELOG clearer

Merge pull request #1143 from YosysHQ/clifford/fix1135

Add "pmux2shiftx -norange"

Merge remote-tracking branch 'origin/xaig' into xc7mux

Merge remote-tracking branch 'origin/master' into xaig

Merge remote-tracking branch 'origin/xaig' into xc7mux

Add warning if synth_xilinx -abc9 with family != xc7

Remove unneeded include

Merge origin/master

Add simcells.v, simlib.v, and some output

Add #1135 testcase

synth_xilinx -arch -> -family, consistent with older synth_intel

Merge pull request #1142 from YosysHQ/clifford/fix1132

Fix handling of partial covers in muxcover

Merge pull request #1138 from YosysHQ/koriakin/xc7nocarrymux

synth_xilinx: Add -nocarry and -nowidelut options

Merge remote-tracking branch 'origin/clifford/fix1132' into xc7mux

Revert muxcover.cc to master

Copy tests from eddie/fix1132

Merge remote-tracking branch 'upstream/master'

Add "pmux2shiftx -norange", fixes #1135

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix handling of partial covers in muxcover, fixes #1132

Signed-off-by: Clifford Wolf <clifford@clifford.at>

MUXF78 -> $__MUXF78 to indicate internal

Merge remote-tracking branch 'origin/xaig' into xc7mux

Fix spacing

Improve debugging message for comb loops

Add WE to ECP5 dist RAM's abc_scc_break too

Update comment on boxes

Add "WE" to dist RAM's abc_scc_break

Support more than one port in the abc_scc_break attr

Add write_xaiger into CHANGELOG

synth_xilinx's muxcover call to be very conservative -- -nodecode

Accidentally removed "simplemap $mux"

Replace with <internal options>

Rework help_mode for synth_xilinx -widemux

Merge remote-tracking branch 'origin/eddie/fix1132' into xc7mux

Emprically (even if I don't fully understand it) this passes picorv32 tb

Merge remote-tracking branch 'origin/eddie/fix1132' into xc7mux

Remove redundant check (done further down)

Return to upstream synth_xilinx with opt -full and wreduce

Merge remote-tracking branch 'origin/eddie/fix1132' into xc7mux

Restore sigmap wrapper

Merge remote-tracking branch 'origin/eddie/fix1132' into xc7mux

Add more tests

muxcover to be undef-sensitive when computing decoders

Revert "Rework muxcover decoder gen if more significant muxes are 1'bx"

This reverts commit b2b5cf78e21def63c54c080217d77afefba8e4c7.

Merge remote-tracking branch 'origin/eddie/fix1132' into xc7mux

Let's not go crazy: use nonzero costs

Rework muxcover decoder gen if more significant muxes are 1'bx

Add tests

Instead of blocking wreduce on $mux, use -keepdc instead #1132

Do not call opt with -full before muxcover

Merge remote-tracking branch 'origin/xaig' into xc7mux

Cleanup abc_box_id

Merge branch 'koriakin/xc7nocarrymux' into xaig

Grrr

tests: Check that Icarus can parse arch sim models

Signed-off-by: David Shah <dave@ds0.me>

Merge remote-tracking branch 'origin/xaig' into xc7mux

Remove unused var

Add _nowide variants of LUT libraries in -nowidelut flows

Merge branch 'xaig' of github.com:YosysHQ/yosys into xaig

Merge branch 'koriakin/xc7nocarrymux' into xaig

Fix spacing

Merge branch 'koriakin/xc7nocarrymux' into xaig

Oops. Actually use nocarry flag as spotted by @koriakin

Merge pull request #1137 from mmicko/cell_sim_fix

Simulation model verilog fix

Merge branch 'koriakin/xc7nocarrymux' into xaig