Sign extend port connections where necessary

- Signed cell outputs are sign extended when bound to larger wires
- Signed connections are sign extended when bound to larger cell inputs
- Sign extension is performed in hierarchy and flatten phases
- genrtlil indirects signed constants through signed wires
- Other phases producing RTLIL may need to be updated to preserve
  signedness information
- Resolves #1418
- Resolves #2265

Bump version

timinginfo: Error instead of segfault on const signals.

Reported by @Ravenslofty

Bump version

Merge pull request #2485 from whitequark/cxxrtl-cell-input-buffering

cxxrtl: don't overwrite buffered inputs

cxxrtl: don't overwrite buffered inputs.

Before this commit, a cell's input was always assigned like:

    p_cell.p_input = (value...);

If `p_input` is buffered (e.g. if the design is built at -O0), this
is not correct. (In practice, this breaks clocking.) Unfortunately,
the incorrect design was compiled without diagnostics because wire<>
was move-assignable and also implicitly constructible from value<>.

After this commit, cell inputs are no longer incorrectly assumed to
always be unbuffered, and wires are not assignable from values.

Bump version

Merge pull request #2483 from YosysHQ/pmgen_nice_error

Return nice error in pmgen generated code, fixes #2482

Return nice error in pmgen generated code, fixes #2482

Bump version

Merge pull request #2478 from whitequark/improve-bugpoint

bugpoint: various improvements

bugpoint: add -wires option.

bugpoint: try to remove whole processes first.

bugpoint: accept quoted strings in -grep.

bugpoint: add -command option.

Bump version

Merge pull request #2470 from whitequark/cxxrtl-create_at

cxxrtl: allow customizing the root module path in the C API

cxxrtl: allow customizing the root module path in the C API.

Bump version

Merge pull request #2468 from whitequark/cxxrtl-assert

cxxrtl: use CXXRTL_ASSERT for RTL contract violations instead of assert

Merge pull request #2469 from whitequark/cxxrtl-no-clk

cxxrtl: fix crashes caused by a floating or constant clock input

Merge pull request #2466 from whitequark/cxxrtl-reset

cxxrtl: provide a way to perform unobtrusive power-on reset

Merge pull request #2456 from Zottel/master

Return correct modname when found in cache.

Merge pull request #2455 from gsomlo/gls-fedpkg-fixes

Fixes for building Fedora distro RPMs of yosys

Merge pull request #2467 from YosysHQ/dave/nexus-carry-fix

nexus: More efficient CO mapping

cxxrtl: fix crashes caused by a floating or constant clock input.

E.g. in:

    module test;
        wire clk = 0;
        reg data;
        always @(posedge clk)
            data <= 0;
    endmodule

Merge pull request #2446 from RobertBaruch/rtlil_format

Adds appendix on RTLIL text format

cxxrtl: use CXXRTL_ASSERT for RTL contract violations instead of assert.

RTL contract violations and C++ contract violations are different:
the former depend on the netlist and will never violate memory safety
whereas the latter may. When loading a CXXRTL simulation into another
process, RTL contract violations should generally not crash it, while
C++ contract violations should.

nexus: More efficient CO mapping

Signed-off-by: David Shah <dave@ds0.me>

Bump required Verific version

cxxrtl: provide a way to perform unobtrusive power-on reset.

Although it is always possible to destroy and recreate the design to
simulate a power-on reset, this has two drawbacks:
  * Black boxes are also destroyed and recreated, which causes them
    to reacquire their resources, which might be costly and/or erase
    important state.
  * Pointers into the design are invalidated and have to be acquired
    again, which is costly and might be very inconvenient if they are
    captured elsewhere (especially through the C API).

Bump version

Merge pull request #2463 from georgerennie/fix_verilog_frontend_auto_defines

Fix SYNTHESIS always being defined in Verilog frontend

Merge pull request #2460 from pepijndevos/simple-gowin

add -noalu and -json option for apicula

Fix SYNTHESIS always being defined in Verilog frontend

add -noalu and -json option for apicula

Return correct modname when found in cache.

fixup over commit 829b5cca to re-enable ABCEXTERNAL support

Add #include needed to build with gcc-11

Suggested by Jeff Law <law@redhat.com>

Bump version

Merge pull request #2452 from whitequark/rtlil-remove-dot-identifiers

rtlil: remove dotted identifiers

Further juggles the wording of "character".

Clarifies how character encodings work.

Merge pull request #2453 from YosysHQ/mmicko/verilog_assignments

Generate only simple assignments in verilog backend

Clarifies whitespace and eol.

Cleans up doublequotes

Clarifies use of integers, and character set.

Add verilog backend option for simple_lhs

Clarifies processes, corrects some attributes

rtlil: remove dotted identifiers.

No one knows where they came from and they never did anything useful.

generate only simple assignments in verilog backend

Merge pull request #2133 from dh73/nodev_head

Adding latch tests for shift&mask AST dynamic part-select enhancements

Refactors for attributes.

Merge pull request #2442 from cr1901/sccache

Makefile: Add disabled-by-default ENABLE_SCCACHE config option.

Merge pull request #2450 from nitz/sim-vcd-filename

Add rewrite_filename for sim -vcd argument.

Makefile: Update ABCREV to bring in sccache fixes.

Bump version

Cleans up some descriptions and syntax

Now all rules ending in "-stmt" end in eol.

Add rewrite_filename for sim -vcd argument.

Merge pull request #2428 from whitequark/check-processes

check: add support for processes

Merge pull request #2448 from nitz/tcl-script-documentation-fixes

Tcl script documentation fixes

Merge pull request #2295 from epfl-vlsc/firrtl_blackbox_generic_parameters

Add firrtl backend support for generic parameters in blackbox components

tcl -h message only if YOSYS_ENABLE_TCL defined.

Formatting fixes

Adds missing "end" and eol to module.

Update to Values #2

Update to Values section

Adds appendix on RTLIL text format

Bump version

Merge pull request #2443 from YosysHQ/dave/nexus-mult-infer

nexus: Multiplier inference support

nexus: DSP inference support

Signed-off-by: David Shah <dave@ds0.me>

Makefile: Add disabled-by-default ENABLE_SCCACHE config option.

Bump version

Merge pull request #2441 from YosysHQ/dave/nexus_dsp_sim

nexus: Add DSP simulation model

nexus: Add DSP simulation model

Signed-off-by: David Shah <dave@ds0.me>

Fix duplicated parameter name typo

Bump version

backends/blif: Remove unused vector of strings (#2420)

* backends/blif: Remove unused vector of strings

For reasons that are unclear to me, this was being used to store every
result of `cstr` before returning them. The vector was never accessed otherwise,
resulting in a huge unnecessary memory sink when emitting to BLIF.

* backends/blif: Remove CSTR macro

* backends/blif: Actually call str()

Merge pull request #2438 from kbeckmann/gowin_rpll

synth_gowin: Add rPLL blackbox

synth_gowin: Add rPLL blackbox

Bump version

Merge pull request #2433 from YosysHQ/paths_as_globals

Expose abc and data paths as globals for pyosys

Bump version

Merge pull request #2414 from zeldin/abc-depend-clang-fix

Prevent CXXFLAGS from leaking to abc Makefile

Prevent CXXFLAGS from leaking to abc Makefile

This fixes an issue with abc/depends.sh when the compiler is clang.

Merge pull request #2432 from Xiretza/nexus-tests

Update nexus arch tests to new harness

Expose abc and data paths as globals

check: add support for processes.

check: reformat log/help text to match most other passes

Bump version

Merge pull request #2426 from whitequark/cxxrtl-auto-top

cxxrtl: run `hierarchy -auto-top` if no top module is present

cxxrtl: run `hierarchy -auto-top` if no top module is present.

In most cases, a CXXRTL simulation would use a top module, either
because this module serves as an entry point to the CXXRTL C API,
or because the outputs of a top module are unbuffered, improving
performance. Taking this into account, the CXXRTL backend now runs
`hierarchy -auto-top` if there is no top module. For the few cases
where this behavior is unwanted, it now accepts a `-nohierarchy`
option.

Fixes #2373.

Bump version

Merge pull request #2425 from whitequark/cxxrtl-meminit-constness

cxxrtl: don't assert on non-constant $meminit inputs

cxxrtl: don't assert on non-constant $meminit inputs.

Fixes #2129.

Merge pull request #2424 from whitequark/cxxrtl-multiple-drivers

cxxrtl: don't assert on wires with multiple drivers

cxxrtl: don't assert on wires with multiple drivers.

Fixes #2374.

Bump version

Merge pull request #2416 from QuantamHD/master

Adds support for defining abc location at runtime

Bump version